Устройство для получения показательностепенной функции

Устройство для получения показательностепенной функции

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

О П И С А Н И Е („,575647

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДИТВДЬСТВУ (61) Дополнительное к авт. свид-ву(22) Заявлено 07.03.75 (21)2111100/18-2 (51) М. Кл.

406 Г 7/38 с присоединением заявки №вЂ”

Гасударственный комитет

Совета Министров СССР па делам изобретений и открытий (23) Приоритет— (43) Опубликовано 05.10.77. Бюллетень ¹37 (45) Дата опубликования описания 29.10.77 (53) У,ОХ 681.325 (088.8) (72) Авторы изобретения

А. Л. Рейхенберг и P. Л, Шевченко (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ПОЛУЧЕНИЯ

ПОКАЗА ТЕЛЬНО-СТЕПЕ ННОЙ ФУНК БИИ

Изобретение относится к области цифровой вычислительной техники и может быть применено при аппаратной реализации операции вычисления функции ф= х .в llBM u системах для управления и регулирования. 5

Известно устройства для вычисления степенных функций $1), содержащее цифровые масштабные и следящие интеграторы, состоящие из сумматоров, счетчиков, регистров и логических элементов. 10

Из известных устройств наиболее близким по технической сущности к изобретению является ЗУ для ввода. функциональных зави симостей в IlBM (21, содержащее первый входной регистр, выходы старших разрядов 15 которого соединены со входом первого зала минаюшего блока и первым входом второго запоминающего блока, а выход младших разрядов - с первым входом первого блока умножения, второй вход которого соединены с 20 выходом первого запоминающего блока ° а

7 выход - с первым входом сумматора.

Недостатком такого устройства является большой объем памяти для хранения постоянной информации при воспроизведении функций 25 двух переменных, так как значения функции задаются в опорных точках многоразрядным кодом.

Белью изобретения является повышение точности работы устройства.

Поставленная цель достигается тем, что в предложенное устройство введены второй входной регистр, второй и третий блоки умножения. Выход старших разрядов второго регистра соединен со вторым входом второго запоминающего блока, а выход младших разрядов - с первым входом второго блока умножения, второй вход которого соединен с первым выходом второго блока умножения, а выход- со вторым входом сумматора.

Выход сумматора подключен к первому входу третьего блока умножения, второй вход которого соединен с выходом второго запоминающего блока., На чертеже представлена блок-схема предложенного устройства.

Устройство состоит из входных регистров

Х и 2, в которые заносятся значения основания и показател степени соответственно, запоминающих блоков 3 и 4, блоков умноже»

57 5647 ния 5-7 и сумматора 8 параллельнэгэ действия.

Разрядная сетка регистров 1 и 2 разбита на две равные группы старших и младших разрядов, В блоке Э пэ адресу, определяемому старшими разрядами регистра 1, записаны значения натурального логарифма, В блоке 4 по адресу, определяемому старшими разрядами 1 и 2, одновременно эаписаVcr ны значениями.Х„и час нов ус /Х, . Млад- 0 шие разряды регистров 1 и 2 подсоединены соответственно к первым входам блоков умножения 5 и 6, на вторые входы котсрых подсмдинены выходы блоков 3 и 4.

Второй выход блока 4 соединен сэ вторым входом блока 7. Выходы блоков 5 и 6 соединены с двумя входами сумматора В, на третий вход которого структурно подана единица. Выход сумматора соединен с первым входом блока умножения 7, выход кс 20 торого является выходом устройства.

Блоки 5»7 могут быть реализованы по любэф схеме, например пэ табличной (на дностэрэнней памяти). В последнем случае быстродействие устройства максималь- 25 но, Устройство работает следующим образом

После записи в регистры 1 и 2 кодов чисел Х и У значения их старших разрядов з0 считывают из запоминающих блоков 3 и 4 соответственно значениям натурального логарифма кода, определяемого старшими разрядами Х и двух значений, записанных по одному адресу, — Х " иy /x З5

В втором цикле работы полученные значения логарифма и частного умножаются в блоках

5 и 6 на значения кодов в младших разрядах регистров 1 и 2 соответственно, Полученные произведения суммируются в третьем 40 цикле с числовой единицей в сумматоре 8, В четвертоМ цикле работы значение кода умножается на результат суммирования первых произведений. Результат умножения является значением искомой функции, Х . 45

Быстродействие устройства определяется временем выполнения операций умножения во втором и четвертом циклах. При реализации блоков 5-7 на односторонней памяти время умножения соответствует времени 50 обращения к памяти и численно равно нескольким мксек, Общее время получения показательно-степениой1 функции в атом случае равно промежутку четырех обращений к памяти. При реа-55 лизации блоков 5-7 обычными параллельными или последовательными схемами умножения при небэльшом числе разрядов одного иэ сомножителей время умножения повышается незначи тельно. 40

При атом погрешность вычисления функции на несколько порядков меньше допустимой, так как точность, требуемая в задачах управления и регулирования, не превышает в настоящее время двенадцати двоичных разрядов.

По сравнению с известными аналогичными устройствами со сравнимым быстродействием предложенное устройство требует значительно меньшего объема памяти.

Например, для реализации известного уст ройства при точности в двенадцать двоичных разрядов требуется память, объемом в 65 536 слов и 256 слов. Для реализации предложенного устройства при той же точности требуется 4096 слов и 64 слова, следовательно, техническая реализация устройства не встречает труднэсти, так как все блэки выпускаются серийно в интегральном исполнении. Устройство может быть выполнено в виде одной БИС.

Предложенное устройство совмещает требования максимального быстродействия и эптимальнэго использования аппаратуры, эбладает однородной и регулярной структурой. Использование устройства целесообразно в качестве специализированного вычислительного блэка для выполнения операции вычисления показательно-степенных функций при различных значениях основания степени в реальном масштабе времени и при высокой частоте обращения к этой операции.

Формула изобре тения

Устройство для получения показательностепенной функции, содержащее первый входной регистр, выхэды старших, разрядов когорого соединены со входом первого заломинающегэ блока и первым входом второго запоминающего блока, а выход младших разрядов с первым входом первого блока умножения, второй вход которого соединен с выходом первого запоминающего блока,; а выходс первым входом сумматора, э т л и ч а юш е е с я тем, что, с целью повышения точности работы, в него дополнительно введены второй входной регистр, второй и третий блоки умножения причем выход старших разрядов второго входного регистра соединен со вторым входом второго запоминающего блока, а выход младших разрядов - с первым входом второго блока умножения, второй вход которого соединен с первым выходом второго блэка умножения, а выход — co вторым входом умматэра, выход которого пэдключе н к пе рв ему вх:. ;д тра т ь . и 0 блэка

57 5647

Составитель В. Тарасов

Редактор Л. Утехина Техред И. Гоксич Корректор,Н, Ковалева

Заказ 4036/34 Тираж 818 Подписное

LIHHHllH Государственного комитете Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35,и Раушская наб., д.4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4 умножения, второй вход которого соединен с выходом второго запоминаюшего блока.

Источники информации, принятые во внимание при экспертизе;

1. Авторское свидетельство СССР

N 369565, кл. 4 06 Г 7/38, 1970г.

2. Авторское свидетельство СССР

hh 321844, кл. Ст 11 В 5/00, 06.71.