Ячейка памяти матричного коммутатора

Ячейка памяти матричного коммутатора

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

i1I т-756-р7

i

1 - 1 (61) Дополнительное к авт. саид-ву

Z (51) M Кл.

Cj 11 С 11/00

Н 03 К 17/04 (22) Заявлено 22.08.75 (21)2167155/18-2 с присоединением заявки № (23) Приоритет(43) Опубликовано 05,10.77. Бюплетень ph37 (45) Дата опубликования списания 29.11.77

Государстаенный комитет

Совета Миниотроа СССР по делам иаооретений и открытий (53) УДК681.327.66. (O88.8) (72) Автор изобретения

В. В. жила

Таганрогский радиотехнический институт им. В. Д. Калмыкова (71) Заявитель (54) ЯЧЕЙКА 11АМЯТИ ДЛЯ МАТРИЧНОЮ КОММУТАТОРА

Изобретение относится к области авто-. матики и вычисли.ельной техники и может быть использовано в вычислительных сре дахе

Известны ячейки памяти для матриччого коммутатора, позволяющие производить последовательную сборку соединительных путей подачей сигналов по координатным шинам.

Одна из известных ячеек памяти 1 11 содержит триггер, прямой выход которого соединен с переключающими МОП-транзисторами. Вход установки триггера соединен с трехвходовым элементом И, а вход сбрьса - с шиной управления. Переключением

МОП-транзисторов управляет триггер, который устанавливается в единичное состс яние пря одновременном появлении на входах трехвходового элемента И сигналов горизонтального и вертикального поиска и сигнала установки соединения. Однако такая ячейка памяти для коммутирующей матрицы не позволяет производить поиск нескольких точек соединения путем одно временной побачи управляющих сигналов по нескольким координатным шинам К и нескольким координатным шинам Y . Кргме того, в этой ячейке, разделены информационные и управляющие координатные шины, что увеличивает число выводов в ячейке.

Известна ячейка, содержащая кроме триггера, переключающих МОП-транзисторов и

J трехвходового элемента И, дополнительный

lg МОП-транзистор, включенный между переключающими МОП-транзисторами и триггером 12 (. Эта ячейка позволяет оставлять переключающие МОП-транзисторы в неизменном состоянии в момент переключения тригl5 гера. Такая ячейка имеет те же недо татки, что и ячейка (11, Наиболее близким техническим решени.ем к изобретению является ячейка памяти . (3), содержащая триггер, грямой выход

20 которого соединен с первым входом первого элемента И, второй в:;од которого соединен с соответствующей координатной шиной X . Выход первого элемента И -..оединен с первыми входами элемента запр.та и

25 второго элемента И, второй ".х д которси о

575697 соединен ;; первой шиной управления. Второй вход элемента запрета соединен со второй шиной управления, а выход элементас координатной шиной 1 .

Эта ячейка памяти пе позволяет проводить 5 поиск нескольких точек соединения подачей управляющих сигналов одновременно по нескольким координатным шинам Х и несколь- ким координатным шинам Y так как в этом случае в матричном коммутаторе появляют- 1О ся ложные точки соединения и существенно снижаетея ее быстродействие.

Целью изобретения является повышение быстродей,. „я ячейки памяти.

Поставленная цель достигается тем, 15 что предложенная ячейка памяти содержит элемент ИЛИ и элемент сравнения, первый вход которого соединен с координатной . шиной У, второй вход - со второй шиной управления, третий вход - с соответству ющей координатной шиной )(, четвертый вход - с третьей шиной управления, пятый вход - с прямым выходом триггера, вход установки которого соединен с первым выходом элемента сравнения. Вход сброса триггера соединен с выходом элемента ИЛИ, входы которого соединены соответственно со вторым выходом элемента сравнения и с выходом второго элемента И.

ЗО

На чертеже представлена фунхщиональная схема ячейки памяти матричного коммута-»» тора.

Элемент 1 сравнения предназначен для сравнения адресных кодов и выработки сиг палов равенства или неравенства кодов и .состоит из элемента 2 сложения по модулю два, элементов И 3 и 4 и элемента

ИЛИ G. Входы элемента 2 соединены с соответствующей координатной шиной X 6 и координатной шиной Y 7. Прямой выход элемента 2 соединен со входом элемента

И 4, а инверсный - со входом элемента

И 3. Вторые входы этих элементов И соединены с шиной управления 8, а третьи - с выходом элемента ИЛИ 5. Выход элемента

И Э является первым выходом, а выход элемента И 4 - вторым выходом элемента 1 сравнения. Входьг элемента ИЛИ 5 соединены с шиной 9 управления и с прямым выходом триггера 10.

Триггер 10 предназначен для управления работой элемента 1 сравнения и элемента

И 11, cs

Элемент И 11 является частью соединительного пути. Управляющий вход элемента l1 11 соединен с прямым выходом соответствугошего тригг ра 10, е информациогный - с шиной Х 6. Выход элемента И 11 соединен со входом элемента 12 запрота для передачи информационного сообшепия и со входом элемента И 13 для передачи сигнала разборки, поступающего по соответствующей шине Х 6.

Элемент 12 запрета предназначен для блокировки передачи информации с выхода элемента И 11 на шину Y 7 в режиме сборки соединительного пути и для разрешечия ее поступления в режиме передачи информационного сообщения. Запрещающий вход этого элемента соединен с шиной 8.

Элемент И 13 предназначен для выработки сигнала, сбрасывающего триггер 10 в нулевое положение. Его выход через элемент ИЛИ 14 соединен со входом сброса триггера 10, а второй вход - с шиной

15 управления, Ячейка работает следующим образом.

Для сборки соединительных путей по шине 8 подается сигнал сборки, который запрещает передачу информации через элемент 1 2 запрета и подготавливает элементы И 3 и 4 к работе. Поиск точек соединения в матричном коммутаторе, состоящем из таких ячеек, производится передачей по шине 7 кода ее адреса, а по каждой шине X 6 кода адреса той шины Y 7, с которой необходимо ее соединить. Коды, поступающие по шинам Y 7 и Х 6, поразрядно поступают на элементы 2. При равенстве поступивших разрядов единичный сигнал появляется на инверсном выходе элемента 2, при неравенстве разрядов - на прямом выхое де элемента 2. Одновременно с поступлением на элемент 1 сравнения первых разрядов сравниваемых кодов на элементы И 3 и 4 через элемент ИЛИ 5 поступает запускающий импульс с шины 9. Если первые разряды кодов одинаковы, то единичный сигнал с инверсного выхода элемента 2 проходит через элемент И 3 на вход установки триггера 10 и переводит его в единичное состогпгие. Потенциал с прямого выходе триггера 1 О, поступая через элемент ИЛИ 5 на элементы И 3 и 4, разрешает сравнение следующих разрядов. Каждый следующий сигь. г равенства подтверх;дает единичное состояние триггера 10. Сигнал неравенства, выработанный элементом 2 на любом шаге сравнения, пройдя через элементы И 4 и

ИЛИ 14 устанавливает триггер 10 в нул вое ".îñòîÿíèå и тем самым прекращает дальнейшее сравнение на этом элементе 1 сравнения. Сборка соединительных путей заканчи веется после прохождения последних разрядов кодов по координатным шинам. Для этого с шины 8 снимается сигнал сборки. Триггеры

10 на которые не б 1л,,оден сигнал неравеиства, остаю-::я в единичном состоянии и удег575697

С .тавитель lQ Ушаков

Редактор Л. Утехина ге ехоед М. Левицкая Корректор H. яцемирская

Заказ 4042/36 Тираж 729 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР ло делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород. уп. Проектная, 4 живают элемента И 11 в открытом состоинии.

При разборке соединительного пути. сигнал разборки, поступающий по шине 15 подготавливает элемент И 13 к работе. Сигнал, поступающий tI0 соответствующей шине

6, пройдя через элементы И 11, H 13 и

ИЛИ 14 устанавливает триггер 10 в нулевое состояние.

Предложенная ячейка памяти позволяет 1о производить одновременную сборку всех не обходимых соединительных путей в комму тирующей матрице, что существенно повышает ее быстродействие. Время на поиск всех точек соединения при использ 15 вании описанных ячеек определяется разрядностью Ь кодов адресов. Если необходимо найти М точек соединения, то по сравнению с последовательным поиском время поиска сокращается в И/ 1 раз.

Чем больше точек соединения необходимо найти, тем больше сокращается время поиска, т.е. тем выше быстродействие схемы.

Формула изобретения

Ячейка памяти для матричного коммутатора, содержащая триггер, прямой выход которого соединен с первым входом первого элемента И, вт орой вход которо-. го соединен с с ответствующей координатной Шиной Х, выход первого элемента H соединен с первыми входами элемента за-: прета и второго элемента И, втор и вход которого соединен с первой шиной управпечия, второй вход элемента запрета соединен со второй шиной управления, а выход- с к ординатной шиной У, о т п и ч а ю щ а я с я тем, что, с цепью повышения быстродействия ячейки, она содержит элемент

ИЛИ и элемент сравнения, первый вход котор ого соединен с координатной шиной У, второй sxog со второй шиной управления, третий вход -с соответствующей координатной шинойХ, четвертый вход- с третьей шиной управления, пятый вход- с прямым выходом триггера, вход установки которого соединен с первым выходом элемента сравнения, а вход сброса триггера соединен с выходом элемента ИЛИ, входы которого соединены соответственно со вторым выходом эпемента сравнения и с выходом второго эиемрнта И.

Источники информации, принятые ао внимание при экспертизе:

1, Патент франции K 2052043, кл. Н 03 К 17/00, опубл. 1871.

2.. Патент Франции ¹ 2071181/À/, кл. Н 04 g 3/ОО, опубл. 1971, 3. Авторское свидетельство СССР № 422101, кл. Н 03 К 17/04, 1972,