Устройство для контроля передачи информации в двоично- десятичном коде между блоками цифровой вычислительной машины

Устройство для контроля передачи информации в двоично- десятичном коде между блоками цифровой вычислительной машины

Иллюстрации

Показать все

Реферат

 

О П И С А В . И.-Е ИЗОБРЕТЕНИЯ

581471

Союз Соватсмнз

Соцнавнстнчвскнк

Рвспубпнк

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 1812;75 (21) 2300481/18-24

М. Кл.

G 06 T 11/08 с присоединением заявки ЭВ—

Геириритииииы! иеиитет

OIIITl МиииитРии 6Ю ии ииии ииирритииии и итиро(тии (23) Приоритет (43) Опубликовано 25.1177,6толлетень М 43 (45) Дата опубликования описания 25.11.77

УДК, 681. 326 . 7 (088.8) B.Á.ÑàôðoHoâ) A ° Ã.Toêàðeâñêèé и Н.Е.Журавлев (72) ЛВтоРЫ изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПЕРЕДАЧИ ИНФОРМАЦИИ

В ДВОИЧНО-ДЕСЯТИЧНОМ КОДЕ МЕЖДУ БЛОКАМИ

ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ

Изобретение относится к области вычислительной техники и может быть использовано в системах контроля передачи информации.

Известно устройство, осуществляющее контроль передачи информации суммированием всех информационных групп сообщения, как многоразрядных чисел, и сравнением полученной контрольной суммы с заранее известной (1), Недостатком известного устройстаа . является то, что для его работы тре- буется несколько каналов связи.

Наиболее близким техническим решением к данному изобретению является устройство для контроля передачи информации в двоично-десятичном коде между блоками цифровой вычислительной машины (ЦЭМ), содержащее ячейку памяти одного знака, входы которой являются входами устройства, блок формирования сигнала ошибки, выход которого является выходом устройства, триггер, входы которого являются входами .устройства, а выход соединен с управляющим входам блока формирования сигнала ошибки f2).

В связи с тем, что в этом устройтве необходимо Осуществлять распознавание разрядности принимаемых чисел, оно содержит в своем составе сложную громоздкую схему управления записью и считыванием принимаемого числа.

5 Кроме того, количество ячеек памяти должно быть ые менее максимально возможного количества десятичных разрядов в,передаваемых информационных группах, а сформированная в конце (0 приема сообщения контрольная сумма в общем .случае имеет количество десятичных разрядов большее, чем требуется для обеспечения нужной достоверности контроля информации.

15 Цель.изобретения - упрскцение устройства.

Это достигается тем, что устройство содержит одноразрядный двоичнодесятичный сумматор, сдвигающий двоично-десятичный регистр, причем выходы ячейки памяти одного знака соединены с первой группой входов одноразрядного десятично-двоичного сумматора, выходы которого соединены со входами блока формирования сигнала ошибки и со входами младшего разряда сдвигающего двоично-десятичного регистра, выходы старшего разряда сдвигающего двоично-десятичного регистра

З0 соединены со второй группой входов

581471 одноразрядного двоичнодесятичного сумматора, управляющий вход устройства и вход тактовых сигналов устрой-" стра соединены с соответствующими входами ячеек памяти одного знака и сдвигающего двоично-десятичного регистра ..

На чертеже изображена Функциональная схема предложенного устройства.

Устройство включает в себя ячейку

1тамяти ОдйогО знака li представляющущ 10 .собой четырехразрядный двоичный регистр, одноразрядный двоично-десятичный сумматор 2,п -разрядный сдвигающий двоично-десятичный регистр Э, блок формирования сигнала ошибки 4, триггер 5.

Устройство контроля имеет четыре входа управления б, 7, 8, 9„ четыре двоичных входа, 10 для ввода информации и один выход 11, на котором формируе1 ся сигнал результата сравнения сфор- мированного контрольного числа с принятым.

Устройство работает следующим об разом.

В Исходном состоянии триггер 5 за- х6 прещает работу блока 4, на выходе 11 отсутствует сигнал Ошибка .

Начало передачи цифровой информации определяется подачей сигнала Начало работы на управляющий вход. 30 б, в результате чего осуществляется начальный спрос ячейки памяти 1 и регистра 3.

По началу тактового импульса, поступающего на вход 7 двоично-десятич- 35 ный код знака передаваемого сообщения со входов 10 записывается в ячейку памяти 1, по концу тактового импульса в младший разряд регистра 3 записывается сформированная на выходах сум- 40 матора 2 сумма содержимого регистра

1 и старшего разряда регистра 3, одновременно осуществляется сдвиг всего содержимого регистра 3 на один двоично-десятичный разряд в сторону старших разрядов.

По следующему тактовому импульсу описанные операции повторяются.

Поскольку контролируются все знаки сообщения, в том числе, и служебные типа Пробел, Запятая и т.д., последние кодируются при приеме десятичными цифрами с учетом максимально возможного кодового расстояния.

Количество двоично-десятичных разрядов регистра 3 определяется общей длиной передаваемого сообщения, требуемой достоверностью приема и средней частотой ошибок в канале связи. Например, прй длине сообщения 100-150 знаков, требуемой достоверности — не хуже одной ошибки на 10, правильно переданных знаков и средней частоте ошибок в канале связи не более 2 10 на символ, количество двоично-десятичн гс разрядов регистра 3 равно четырем» 65

После приема последнего информаци- онного зиака сООбщения следует сигнал Контр©льная сумма, поступающий на вход 8 и устанавливающий триггер 5 в состояние, .разрешающее работу блока 4 и сравнение сФормированного в регистре

Э контрольного числа с передаваемым

КОНТРОЛЬНЫМ ЧИСЛОМ, Передаваемое контрольное число формируется на передающем конце кана-ла вязи по тому же принципу, что и на приемном.

Сравнение Осуществляется сложени» ем потяф(,2 содержимого старшего раз. ряда регистра 3 с принимаемой в регистр 1 очередной циФрой передаваемого контрольного числа. Запись очередной цифры контрольного числа s регистр 1, сложение, запись сумьы в ре гистр 3 и сдвиг содержимого регистра

3 выполняются в той же последователь.ности. Блок 4 анализирует сигналы на выходах сумматора 2 в момент действия тактового импульса 7. Сигнал Ошибка на выходе 11 блока 4 формируется в том случае, если хотя бы на одном из выходов сумматора 2 в момент действия тактового импульса на вхо" де 7 появится логический О, что говорит.о том, что соответствующие десятичные разряды сформированного на приемном конце и передаваемого контрольных чисел не равны.

После приема контроЛьного числа на вход 9 поступает сигнал Конец сообщения, который устанавливает триггер 5 в состояние, запрещающее работу блока.4.

Устройство готово к контролю приема следующего сообщения.

Поскольку в предлагаемом устройстве не требуется распознавание разрядности принимаемых чисел и .при любой необходимой разрядности контрольного числа ячейка памяти и сумматор остаются одноразрядными, резко сокращается количество необходимого оборудования и значительно упрощается логика работы устройства.

Формула изобретения

Устройство для контроля передачи информации в двоично-десятичном коде между блоками цифровой вычислительной машины, содержащее ячейку памяти одного знака, входы которой являются входами устройства, блок формирования сигнала ошибки, выход которого является выходом устройства, триггер, входы которого являются входами устроЯства, а выход соединен с управляющим входом блока формирования ошибки, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройство содержит одноразрядный двоично-десятичный сум581471

Составитель В.Крылова

Техред Э.Чужик Корректор С.Гарасиняк

Редактор Н.Разумова

Заказ 4879/38 Тираж 818 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r.Óæãoðoä, ул.Проектная, 4 матор, сдзигающий дэоично-десятичный регистр, причем выходы ячейки памяти одного знака соединены с первой группой входов одноразрядного двоично-десятичного сумматора, выходы которого соединены со входами блока формирования сигнала ошибки и со sxoдами младшего разряда сдзигающего двоично-десятичного регистра, выходы старшего разряда сдвигающего двоич-но-десятичного регистра соединены со зторой группой входов одноразрядного десятично-двоичного сумматора, управляющий вход устройства и вход тактовых сигналов устройства соединены с соответствующими входами ячейки памяти одного знака и сдзигающего двоично-десятичного регистра.

Источники информации, принятые зо внимание при экспертизе:

1.. Анторское свидетельство СССР

У 469130, 6-08 С 25/00, 1972.

2 ° Авторское свидетельство СССР

9 269600, 0 06 7 7/02, 1968.