Устройство временной асинхронной коммутации импульсных сигналов

Устройство временной асинхронной коммутации импульсных сигналов

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Респубпик

Оn ИСАНИ Е

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДВТИЗЬСТВУ (О 11581592 (6l) Дополнительное к авт. свнд-ву M<434610 (22) 3»»t- Ho 27 ° 10.75 (21)218420gy18 0 (51) М. Кл.

Н 04 1.11/20 с присоединением заявки №

Государственный номнтет

Совета Мнннстраа СССР оо делам нзобретвннй и отнрытнй (23) Приоритет (53) УДК 621.394.42 (088.8) (43) Опубликовано 25.11.77. Бюллетень %43 (45) Дата опубликования описания 22 i2.77 (72) Автор изобретения

А. Ф. Леонов

k (71) Заявитель (54) УСТРОЙСТВО ВРЕМЕННОЙ АСИНХРОННОЙ

КОММУТАЦИИ ИМПУЛЬСНЫХ СИГНАЛОВ

Изобретение относится к технике коммутации импульсных каналов.

По основному авт. св. ¹ 434610 известно устройство временной асинхронной коммутации импульсных сигналов, содержа1цее оперативный запоминающий блок, два выхода которого через дешифраторы подключены к управляющим входам электронных контактов и входных канальных комплектов и к управляющим входам m выходных канальных комплектов соответственно, а между выходами электронных контактов входных канальных комплектов и входами оперативного запоминающего блока включены последовательно соединенные групповой компаратор, блок управления и блок смены временных каналов, дополнительный вход которого соединен с входами дешифраторов.

Однако известное устройство сложно, ТаХ как в нем количество ячеек памяти для хранения управляющих слов должно превышать количество коммутируемых каналов.

Цель изобретения — упрощение устройства путем уменьшения емкости запоминающего блока.

Для этого в устройство временной асинхронной коммутации импульсных сигналов, содержащее оперативный запоминающий блок, два выхода которого через дешифраторы подключены к управляющим входам электронных контактов п входных канальных комплектов и к

2 управляющим входам m выходных канальных комплектов соответственно, а между выходами электронных контактов входных канальных комплектов и входами оперативного запоминающего блока включены последовательно соединенные групповой компаратор, блок управления и блок смены временных каналов, дополнитель.ный вход которого соединен с входами дешиф.= раторов, введены ячейка памяти оперативного запоминающего блока, блок выдержки времени и блок распределения временных каналов, приф чем выход блока выдержки времени соединен с входом олока распределения временных каналов, выход которого подключен к первому входу ячейки памяти оперативного запоминающего . блока, второй вход которой соединен с входом блока выдержки времени и с дополнительным входом блока смены временных каналов.

На чертеже дана структурная электрическая схема предлагаемого устройства.

Устройство содержит оперативный запоминающий блок 1, два выхода которого через рп дешифраторы 2 и 3 подключены к управляющим входам электронных контактов 4 входных канальных комплектов 5 и к управлякццим входам выходных канальных комплектов 6 соответственно, а между выходами электронных контактов 4 входных канальных комплектов 5 и входами оперативного запоминающе.о блока! включены последовательно соединенные групповой компаратор 7, блок 8 управления и блок

9 смены временных каналов, дополнительный вход которого соединен с входами дешифраторов 2 и 3, Устройство также содержит ячейку памяти !О оперативного запоминающего блока

1, блок 11 выдержки времени и блок I? распределения временных каналов, причем выход блока 1! выдержки времени соединен с входом блока 12 распределения временных каналов, выход которого подключен к первому входу ячейки памяти 10, второй вход которой соединен с входом блока I I выдержки времени и с дополнительным входом блока 9 смены временных каналов.

Устройство работает следующим образом, Импульс проключения формируется при считывании из оперативного запоминающего блока 1 управляющего слова, содержащего адреса входного 5 и выходного 6 канальных комплектов. После дешифрации адресов открываются электронные контакты 4 в соответствующих входных канальных комплектах 5. Информация между входными 5 и выходными 6 канальными комплектами йередается по общей соединительной линии 13, Одновременно на вход блока

8 управления по общей соединительной линии

14 через компаратор 7 поступает код времени, прошедшего между моментами поступления фронта информационного импульса и импульсов проключения. Изменение фазы импульса проключения может производиться путем изменения кода выдержки времени. Блок 8 управления анализирует информацию о фазе коммутируемого сигнала, определяет номера каналов, фазу импульса проключения которых необходимо изменить, и ввгдает команду на блок 9 смены временных каналов, который представляет собой запоминающий регистр, в который записывается несколько управляющих слов. В зависимости от алгоритма переключения и команд, поступающих из блока 8 управления, запись информации из блока 9 смены временных кана- лов в оперативный запоминающий блок может производиться по-разному. Если сигнал пе58 I ri92

4,! рееключения отсутствует, то управлякццие слова записываются и те же ячейки памяти, откуда они были списаны. 1!ри наличии сигнала переключения ячейки записи управляющих слов меняются.

Тактовая последовательность для считывания управляющих слов задается блоком 12 распределения временных каналов, который подключен к считывающему входу оперативного запоминающего блока 1. Ячейка памяти l0xpa o нит информацию о числе тактов которые нео1 бходимо пропустить перед считыванием очередного управляющего слова. Блок 11 выдержки времени представляет собой двоичный счетчик, который обеспечивает задержку считывания очередного управляющего слова на число тактов, определяемых кодом„поступающим на вход счетчика.

Таким образом, введение ячейки памяти

I0 увеличивает число разрядов в управляющем . слове, но значительно сокращает требуемое количество ячеек памяти для хранения управляющих слов.

Формцла изобретения

Устройство временной асинхронной коммутации импульсных сигналов по авт. св.

zs № 4346! О, отличающееся тем, что, с целью упрощения устройства путем уменьшения емкости запоминающего блока, введены ячейка памяти оперативного запоминающего блока, блок выдержки времени и блок распределения

30 временных каналов, причем выход блока выдержки времени соединен с входом блока распределения временных каналов, выход которого. подключен к первому входу ячейки памяти оперативного запоминающего блока, второй вход которой соединен с входом блока выдержки

М времени и с дополнительным входом блока смены временных каналов.

Источники информации, принятые во внимание при экспертизе:

1. Авторскре свидетельство СССР № 434610, кл, Н 04 !. !! 20, !974.

Составитель Е. Йогиблов

Редактор Л. Гребенникова Техред О. Луговая Корректор Я. Мельниченко

Заказ 4594(45 Тираж 815 Подписное

ПНИИ11И Государственного комитета Совета Министров СССР по делам наобретений и открытий

113035 Москва; Ж-35, Раун)сная наб., n. 415

Филиал 1ИП1 «41атеит», г. Ужгород, ул. Г1роектная, 4