Множительно-делительное устройство

Множительно-делительное устройство

Иллюстрации

Показать все

Реферат

 

о «И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ! !59О736

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву— (22) Заявлено 01,09.75 (21) 2168928,24 с присоединением заявки ¹â€” (23) Приоритет— (43) Опубликовано 30,01.78. Б:-оллетснь Х 4 (45) Дата опу оликован;!я описи::пя 20.01.78 (51) i1.Кл.- G 06 F 7/39

Гасударственный комитет

Совета Министров СССР ло делам изооретений н открытий

{53) УДК 681,327 (088.8) (72) Авторы изобретения

Б. Г. Кадук, С. И. Рудковский, А.,з«, Кравченко и В. Ф. Примиский

Всесоюзный научно-исследовательский институт аналитического приборостроения (71) Заявитель (54) МНО)КИТЕЛЬНО-ДЕЛ ИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к области вычислительцой техники и может быть использовано в цифровых вычислительных устройства х.

Известно множительно-дслительное уст- 5 ройство (1). В этих устройствах, как правило, не учитывается погрешность, зависящая от размерности делимого и делителя, а также невозможно выполнять операции деления в случае, если делимое меньше делителя.

Наиболее близким техническим решением к данному предложению является множительно-делительное устройство, содержащее генератор импульсов, первый H второй делители частоты, соединяемые с информационными входами устройства, счетчик результата

I2).

Недостатком его является невысокая точность выполнения операций.

Цель изобретения заключается в повышении точности устройства.

Цель изобретения достигается тем, что устройство содержит масштабный преобразователь, блок перезаписи кода, счетчик циклов операций, причем выход генератора импульсов подключен к первым входам масштабного преобразователя и второго делителя частоты, первый выход масштабного преобразователя соединен с первым входом первого делителя частоты, второй вход которого 0 о ! соединен с выходом блока перезаписи код,"., а выход с первым управляющим входом масштабного преобразователя, а также с первыми входами счетчика циклов операций, блока перезаписи кода и счетчика результата, второй вход которого соединен с первым выходом второго делителя частоты, второп выход которого coeдине!» со вторым входом блока перезаписи, управляющий выход которого соединен со вторым управля«опцие входом масштабного преобразователя, первый вход счетчика циклов операций соединен со вторым входом масштабного преобразователя, второй вход счетчика циклов операций соединен с шиной установки точности вычпслсний.

Таким образом, в предложенном устройстве осуществляется преобразование делимого Л в эквивалентный интервал времени, заполняемый счетными импульсамп с частотой сбратно пропорциональной значению делителя В, причем Л ) В, деление пропзводнтся до получения R

B (Р X 10", при Л (B значение .-1 умножается на коэ(рфициент 10", где lг выбираетсяя и-. условия .:1 X 10" В (-1 X 10".

На ертсжс представлена блок-схема уст590736 ройства. Схема содержит первый делитель частоты 1, счетчик 2, запоминающий регистр

8, схему сравнения 4, второй делитель частоты 5, счетчик 6, запоминающий регистр 7, схему сравнения 8, блок перезаписи кода 9, 5 блок трехвходовых схем И 10, триггер 11, элемент ИЛИ 12, элемент задержки 18, генератор импульсов 14, масштабный преобразователь 15, триггер 16, элементы И 17, 18, декадный множитель 19, счетчик циклов операций 20, счетчик результата 21.

Первый делитель частоты 1 предназначен для формирования временного интервала, пропорционального значеншо делимого А, содержит счетчик 2 и запоминающий регистр

8, ме кду информационными выходами которых включена схема сравнения 4. Второй делитель частоты 5 предназначен для формирования частоты, обратно пропорциона",üной величине значения В, содержит счетчик

6 и запоминающий регистр 7, между информационными выходами которых включена схема сравнения 8.

В запоминающие регистры 8, 7 через информационные входы устройства вводятся соответственно значения делимого А и делителя В. Информационные выходы счетчика

6, которые образуют второй выход второго делителя частоты 5, через вторые входы блока перезаписи 9 и далее через его первый выход соединены с первым входом первого делителя частоты 1, т. е. они соединяются с информационными входами запомипающего регистра 8, первого делителя частоты 1.

Блок перезаписи кода 9 содержит блок трехвходовых схем И 10. Один вход каждой из нпх (эти входы образуют второй вход блока:переза писи 9) соединен с выходами соответствующих разрядов счетчика б (эти выхо1bI образуют второй выход второго делителя 40 частоты 5). Второй вход каждой из блока трехвходовых схем И 10 соединен с единичным выходом триггера 11, а третий вход каждой «из схем И» блока трехвходовых схем И 10 соединен с выходом схемы сравне- 4 ния 4, который является выходом первого делителя частоты 1. Этот выход помимо этого соединен с первым управляющим входом масштабного преобразователя 15 и далее в нем с декадным множителем 19, а также с пер- 50 выми входами счетчика циклов операций 20, блока перезаписи кода 9 и далее в нем с элементом задержки 18, счетчика результата

21, и шиной сброса счетчика 2. Шина сброса счетчика 6 соединена через элемент ИЛИ 55

1, ее первыи вход с выходом схемы сразне/9 пия 8, который является выходом второго делителя частоты 5, этот же выход соединен с нулевым входом триггера 11 и вторым входом счетчика результата 21. Единичный вход 60 триггера И соединен с линией задержки 18 и вторым входом элемента ИЛИ 12. Мас штабпый преобразователь 15 содержит триггер 16, предназначенный для управления масштаоом преобразования, для чего едипич- 65 ный и нулевой входы триггера 16 соединены соответственно с входом устройства «начало вычислений» и с выходом устройства сравнения 4, т. е. выходом первого делителя частоты.

Единичный и нулевой выходь1 триггера

16 соединены с первымп входами элементов

И .17, 18, вторые входы которых соединены с выходом генератора импульсов 14 и счетным входом счетчика б, являющегося первым входом второго делителя частоты 5. Выход элемента И 17 непосредственно, а выход элемента И 18 через декадный множитель 19 соединены со счетным входом счетчика 2, являющегося входом первого делителя частоты.

Первый управляющий вход декадного множителя 19 соединен с управляющим выходом блока перезаписи кода 9.

Рассмотрим работу устройства прп выполнении операции А: В с точностью до С знаков после запятой: А = 4129, В = 825, С=4. Значения А и В выбраны таким образом, чтобы в процессе деления возникла ситуация, когда в запоминающий регистр 8 запишется число меньше, чем в запоминающий регистр 7, что аналогично рассмотрению принципа работы устройства при условии

А, В.

Перед началом вычисления в запо IHHBIo щие регистры 8, 7 вводятся через информационные входы устройства соответственно числа 4129 и 825, а в счетчике циклов операций 20 устанавливается число К = С + 1 =

= 4 + 1 = 5. Поступающий на вход устройства сигнал «нача Io вычислений» включит генератор импульсов 14 и переведет триггер

16 в единичное состояние, в результате чего в счетчик 2 через первый вход первого делителя частоты 1 через элемент И 17 и в счетчик б через первый вход второго делителя частоты начнут поступать счетные импульсы с выхода генератора импульсов 14 с частотой fq. Прп накоплении счетчиком б числа

825 срабатывает устройство сравнения 8, на его выходе, т. е. па выходе второго делителя частоты 5 появится сигнал,,который: — запишет единицу в счетчик результата 21; — установит в «О» счетчик б через элемент ИЛ1Л 12; — переведет триггер 11 в единичное состояние, подготовив тем самым через блок трехвходовых схем И 10 перезапись кода счетчика б в запоминающий регистр 8, Далее второй делитель частоты 5 раоотает аналогичным образом, занося каждый

825 импульс в счетчик результата 20, каждый раз после этого срабатывает в «О» счетчик 6 и подтверждает состояние «1» триггера

11. Когана пройдет 4125 = 825 X 5 импульсов от генератора импульсов 14, второй делитель частоты срабатывает пять раз, а в счетчик результата запишется число 5. После 4125 импульса счетчик б в очередной (пятый раз) сбросится в «О». По приходе 4129 импульса, 590736 в счетчик 6 при этом запишется число 4, срабатывает схема сравнения 4, на его выходе, т. е. на выходе первого делителя частоты 1 появится сигнал, который: — установит в «О» счетчик 2; — переведет триггер 16 в нулевое состояние, закрыв тем самым элемент И 17 и открыв элемент И 18 для прохождения через (,.т, нее импульсов с генератора импульсов 1 ;

cд — установит в декадном множителе х9 коэффициент деления «10»; — разрешит перезапись кода счетчика 6 (к этому моменту в счетчике 6 будет записано число 4) в запоминающий регистр 8.

При этом в момент перезаписи на управляющем выходе блока перезаписи 9 появляется импульс, который, проходя на второй управляющий вход масштабного преобразователя

15, подтвердит установку коэффициента «10» в декадном множителе 19; — запишет единицу в счет-шк циклов операций 20; — зафиксирует положение запятой (определения целой части результата вычислений в счетчике результата 21, равной 5,...). г

Этот сигнал через некоторое время, неооходимое для перезаписи кода, через элемент задержки 18 возвратит триггер 11 в нулевое состояние (запрет перезаписи) и через элемент ИЛИ 12 установит в «О» счетчик 6.

На этом заканчивается первь и цпк.-:,ел ения.

В следующем втором цикле деления при заполнении счетчика 2 импульсами с частотой следования - — и счетчика с частотой уд

10 первым сработает схема сравнения 4 (в счетчике 2 записано число 4, в счетчике 6— число 40), т. к. временной интервал

To X 10 X 4, формируемый первым делителем частоты 1, меньше временного интервала

То Х 825, формируемого вторым делителем частоты 5. При срабатывании устройства сравнения 4, на его выходе (выход первого делителя частоты 1) появится сигнал, который: — установит в «0» счетчик 2; — подтвердит нулевое состояние триггера 16; — установит в декадном множителе 19 коэффициент деления 100; — даст сигнал на перезапись кода с счетчика 6 в запоминающий регистр 8, но так как триггер 11 в нулевом состоянии, то такая перезапись не произойдет; — запишет вторую единицу в счетчик циклов операций 20; — зафиксирует в счетчик результата 21 в разряде десятичных долей число «О» (про4129 межуточный результат деления --„-„- = 5,0...).

82о

Этот же сигнал, пройдя через элемент задержки 18, подтвердит нулевое состояние триггера 11 и установит в «0» счетчик б.

В третьем цикле деления будут выполнены операции, аналогичные операциям второ-. го цикла с той лишь разницей, что счетчик

2 будет заполняться импульсами с частотой следования " . Первым сраоатывает схема

10!) сравнения 4, т. к. формируемый первым,делитель Bc To Tbi l временной интервал

То X 10-" X 4 меньше интервала Т X 825,формируемого вторым делителя частоты 5.

В счетчпкс циклов операций 20 запишется число «3», в счетчике результата 21 запишется «О» в разряд сотых долей (промежуточ15 ный результат деления ---.,=- = 5,00 ...).

5 00 Б

8 о масштабном преобразователе 15 в декадном множителе 19 устанавливается коэффициент деления 1000. Остальные операции аналогичные как и во втором цикле.

В четвертом цикле деления при заполнес

/(I . чьсамп c BBcTQTQH 1000, а счетчика 6 с частотой, первым срабатывает

25 схема сравнения 8. При этом пока в счетчик

2 запишется число «4» на счетчик 6 поступит число 4000. Прп этом пз этик 4000 импульсов к"":æäûé 825, во втором делителе частоты 5 импульс, произведет операции, àíà",îãè÷íûå операциям первого цикла: — запишет число 4 после каждого набора шсла 825 (825 X 4 = 3300) в счетчик результата 21, разряд тысячных долей; — установит в «0» счетчик 6 после каж.з5 лого набора числа 825; — переведет триггер 11 в единичное состояние.

Так будет продолжаться до тех пор, пока в счетчик 2 не запишется число 4 (с часто-.

40 той †-,, при этом сработает схема сравне1000/ ния 4. В счетчике 6 прп этом, который заполняется с частотой, то при этом будет числъ

700, т. к. он последний раз был сброшен .в

«О» на 825 X 4 = 3300 импульсов. Сигнал со схемы сравнения 4 при этом произведет сле-. дующие операции: — установит в «О» счетчик 2; — подтвердит нулевое состояние тригге50 ра 16; — установит в декадном множителе коэффициент деления 10000; — осуществит перезапись числа 700 из

55 счетчика 6 в запоминающий регистр 8„при этом в момент перезаписи на управляющем выходе блока перезаписи 9 появляется импульс, который пройдет на второй управляющий вход масштабного преобразователя 15

50 и далее на декадный множитель 19 и вместо коэффициента деления 10000 установит 10. (Этот сигнал строго предназначен для установления коэффициента 10, независимо от того, какой коэффициент там установлен ранее);

590736 вычислений и простотой набора сомножителя.

Все элементы схемы представляют собой функционально законченные блоки, что поз5 валяет широко применить интегральные микросхемы. Блочный принцип также создает в эксплуатации и взаимозаменяемости блоков устройства, — запишет в счетчик циклов операций очередную единицу, общее число при этом станет равным 4.

Этот же сигнал через элемент задержки

18 установит триггер 11 в нулевое состояние, а также установит в «О» через элемент ИЛИ

12 счетчик б. ,В пятом цикле деления при заполнении счетчика 2 импульсами с частотой следоваfn

10 ния, а счетчика б импульсами с частотой

«О» первым сработает схема сравнения 8, в результате чего повторяется цикл операций аналогичный первому и четвертому циклам.

В разряд десятитысячных долей счетчика результата 21 запишется число 8 (результаг деления 5,0048...). После чего при заполнении счетчика 2 до 700 импульсов сработает схема сравнения 4 и в счетчик циклов операций 20 запишется число 5, что вызовет на

20 его выходе появление сигнала, включающего генератор импульсов 14, и фиксирующего конец вычислений.

2149

Результат деления, = 5,0048 будет

825 окончательным, т. к. количество циклов деления станет равным величине предустановки К = С + 1 = 4 + 1 = 5 в счетчике циклов операций 20.

Таким образом, при А ) В (делимое больЗО ше делителя) вычисляется целая часть частного до получения остатка меньшего В, после чего остаток от деления автоматически умножается на 10 необходимое число раз до зна35 чения большего В и в процессе вычисления дробной части частного продолжателя аналогично вычислению целой части и т. д.

При А(В вычисление начинается с умножения А на 10 необходимое число раз. В том и 4р в другом случаях количество вычисленных десятичных знаков после запятой будет равно С.

Предложенное устройство может быть особенно эффективно использовано на стадии проведения научного эксперимента, опы- 45 тов, где невысокое быстродействие компенсируется любой наперед заданной точностью

Формула изобретения

Множительно-делительное устройство, содержащее генератор импульсов, первый и второй делители частоты, соединенные с информационными входами устройства, счетчик результата, отл и ч а ю щеес я тем, что, с целью повышения точности устройства, оно содержит масштабный преобразователь, блок перезаписи кода, счетчик циклов операций, причем выход генератора импульсов подключен к первым входам масштабного преобразователя и второго делителя частоты, первый выход масштабного преобразователя соединен с первым входом первого делителя частоты, второй вход которого соединен с выходом блока перезаписи кода, а выход с первым управляющим входом масштабного преобразователя, а также с первыми входами счетчика циклов операций, блока перезаписи кода и счетчика результата, второй вход которого соединен с первым выходом второго делителя частоты, второй выход которого соединен со вторым входом блока перезаписи кода, управляющий выход которого соединен со вторым управляющим входом масштабного преобразователя, первый вход счетчика циклов операций соединен со вторым входом масштабного преобразователя, второй вход счетчика циклов операций соединен с шиной установки точности вычислений.

Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР № 41 б694, кл. G 06 F 7/39, 10.02.71.

2. Авторское свидетельство СССР

Vo 392495, кл. G 06 F 7/39, 14.09.71.

590736 — т— г

Составитель Р. Яворская

Техред А. Камышникова

Редактор P. Киселева

Корректор В. Гутман

Тип. Харьк. фил. пред. «Патент»

Заказ 1011/2062 Изд. ¹ 209 Тираж 818 Поде ясное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/о