Запоминающее устройство с самоконтролем

Запоминающее устройство с самоконтролем

Иллюстрации

Показать все

Реферат

 

О Л И С А Н И Е )!1) 595795

ИЗОБРЕТЕН И

Сава Советскнх

Сацналнстнчесхнх

Реснублнк.!

Я

i)

1 L

11 1 (61) Дополнительное к авт. свпд-ву (22) Заявлено 12.01,76 (21) 2312674/18-24 с присоединением заявки № (51) М. Кл. - G 11С 29/00

Совета Мнннстров СССР ло делам нэвбретеннХ и открытнй (53) УДК 681.327.6 (088.8) (43) Опубликовано 28.02.78. Б!0.(!лстень № 8 (45) Дата опубликования o!I!Ic2!I!In 05.0)-.78 (72) Авторы изобретения

А. В. Городний, Г. И. Зверев, В. И. Корнейчук. А. П. Марковский, H. П. Миргородская и А. И. Небукин

Киевский ордена Ленина политехнический институт им. 50-летия

Великой Октябрьской социалистической революции (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ

1осУдарственнв!в комнтет (23) Приоритет

Изобретение относится к области запоминающих устройств.

Известны запоминающие устройства с самоконтролем (1, 21.

Одно из известных устройств содержит накопитель, подсоединенный через адресные цепи к регистру адреса, а через разрядные цепи — к регистрам числа, схему анализа, связанную с блоком управления и с регистром числа, блок обнаружения ошибок, блок коррекции ошибок, схему определения отказавших разрядов, входы которой подключены к выходам регистров числа (1).

В этом устройстве для обеспечения надежной работы при наличии отказавших ячеек используются резервные ячейки. Однако каждая отказавшая ячейка заменяется одной резервной ячейкой, несмотря на то, что в отказавшей ячейке неисправны лишь один или несколько разрядов.

Из известных устройств наиболее близким техническим решением к данному изобретению является запоминающее устройство с самоконтролем, содержащее накопитель, адресные входы которого через последовательно соединенные адресный блок, дешифратор адреса и регистр адреса подключены к выходам элементов ИЛИ, а разрядные входы и выходы накопителя через разрядный блок соединены с соответствующими выходами и входами блока обнаружения и коррекции ошибок, дополнптсльнь!и !!2!(Оп)(тел(, блок сравнения, входные регпстрь(, элл!Снты И и дополпптсльныс элементы 11Л11 (2).

В этом ус-..ройстве для обсспечсшгя наде>иной работы прп палпчпп отказа«1»IIz разрядов

В данн011 ячсйкс пспользу Iотся 1)сзс))впь(е 1)азряды этой жс ячспк. !.

Однако, в процессе фупкцпоппро«анпя уст)О ройст«а, когда чпсло О-.каза«ппьх разрядо«нсВ(-,лико, болыпая 12cTI рсзс1)Впых 1)азрядов ячеек не принимает участия в работе накопи, с,1ÿ, ITo сппж;)с l над()!(ПОст1 и эффсl(тпВпу 10

C:iI КОСТЬ i CTPOIICT«2.

)д 1сль!О настОягцсго !!зоб()стснпя яВ.1!Iстся НОII эффект!1«ной i. мкостп мстpОйства.

Поставленная цель достигается тем. что ".2пот!1п1аюгцее устройстго с самоконтролем со2)О держит дополн!(тельll! Ic адрссныс блоки, счетчик, сумматор, блок переадресации, элемент

32ДЕРЖКП II,,)OÏOË:11ITCЛЬНЫй ДЕIППф))ПТОР 2;1реса, входы которого подк,почспы к Выходам пс,")«ОГО B. (oдп010 !)Сгп(. т,)2, а Вых()ды чс))сз до25 полпнтельны- элементы ИЛИ соединены с упрагля!ощп.,(п «хо;12мп элементов II, выходы первого Входного pcllrcтра подключены через последовательно соединенные элемент за;1с!) жки, первый элсмсl:r И .1 второй входной рс30 гпстр к информационным входам второго и

595795 полннтсльtioi.Î адрсcнoгo блока 18 формируется непосредственно адрес отказавшей ячейки.

Второй дон Олг» тельный адресный блок 19 з аносит поступивший адрес в дополнительный накопитсль 21 таким образом, чтобы поступившие адреса располагались B порядке возрастания. При этом, на счетчик 20, на котором первоначально было записано общее число ячеек основной и дополнительной памяти, поступает сигнал вычитания «1». На счетчике, таким образом, фиксируется теку.цсс значение общего объема памяти накопителя 1. При последующем обращении к запо пгнающему устройству с самоконтролем, адрес вь.зываемой ячейки поступает на первый входной регистр

24. Дополнительный дешифратор a,ltpññà 26 определяет к какому виду памяти основной плн дополнительной) относится вызыв",oìàÿ ячейка. H первом случае на выходе элсмснта ИЛИ

27 формируется логический «О», разрешающий прохождение сигнала через элеме»пы И 28, 30 и закрывающий элемент И 29. Адрес вызванной ячейки через элемент задержки 31 и элемент И 28 поступает на второй входной регистр 25 и дальше через элемснты И 30 и

ИЛИ 32 на регистр адреса 17.

Если вызываемая ячейка отпосптся к дополнительной памяти, то на выходе элемента

ИЛИ 27 формируется логическая «1», которая запрещает передачу сигналов через элементы И 28, 30 и поступает на вход сумматора 23. Лдрес вызываемой ячейки поступает на блок сравнения 22. Туда же поступает первый (т. е. наименьший) из адресов, хранящихся в дополнительном накопителе 21. Если вызываемый адрес меньше поступившего из дополнительного накопителя 21, то первый поступает на второй входной регистр 25. В противном случае к адресу вызываемой ячейки на сумматоре 23 прибавляется «1» и вновь образовавшийся адрес поступает на блок сравнения 22 вместе со вторым по очередности адресом, хранящемся в дополнительном накопителе 21.

В дальнейшем работа аналогичная описанной будет иметь место до тех пор, пока вызываемый адрес не окажется меньше очередного адреса из дополнительного накопителя 21, или все адреса, которые имелись в дополнительном накопителе будут исчерпаны.

Таким образом, на второй входной регистр

25 поступит адрес, отличающийся от поданного на первый входной регистр 24 на столько единиц, сколько дополнительных ячеек с адресами, меньшими вызываемого, вышли из строя (адреса последних хранятся в дополнительном накопителе 21) .

Через элемент И 29 преобразованный адрес поступает на блок переадресации 33. Последний осуществляет преобразование поступающего на его вход адреса в последовательность адресов тех основных ячеек, резервные разряды которых образуют дополнительную ячейку с адресом, поданным на вход блока переадре.сации 33.

Э

Зо

Зэ

O I3

В качестве возможно:. о tt;tpit;tlt t a нснолпсння блока псрсадрссацни )3 pассматрнвастся блок переадресации, вы1опняюншй псрсапрссацпю согласно выражению

А,. = (А„— 1 — А) + К, где А„— входной адрес блока переадресации;

А„— выходной адрес блока псрсадресаЦl i I i; я — количество ячеек в группе Основных ячеек, резервные разряды которых образуют Одну дополнитс. » ную ячейку, А — ко п1iчсство Основнь! х ячсск;

К вЂ” но пер основной ячейки в группе (К= 1 — o.).

Это рсалtiçóñTñÿ послсдогатсльHolt подачей исходного адрсса на сумматор 34 н блок умножения 35, затем с помощью сумматора 37 производится х-кратное прибавieHItc «1». На выходе блока псреадресацнн формируется последовательность адресов Л, Таким образом, описанное запоминающее устройство с самоконтролсм обеспечивает использование Тсх резервных разрядов в качестве дополнптсльной памяти. которые нс используются для замены вышедших из строя разрядов основной памяти. Запоминающее устройство с самоконтролем прн незначительных аппаратурных затратах позволяет существенно увеличить эффективный объем памяти накопитсля, особенно прн большом объеме основной памяти. Например, если основная памяпп накопитсля состоит нз 8192 ячеек и в каждой sr«ei t;o нмсстся 37 pa spit zoo (из ННх 5 резервных), то объем дополнительной памяти составит 1256 ячеек.

Формула изобретения

Запоминающее устройство с самоконтролем, содержащее накопитель, адресные входы которого через последовательно соединенные адресный блок, дешифратор адреса и регистр адреса подключены к выходам элементов

ИЛИ, а разрядные входы и выходы накопителя через разрядный блок соединены с соответствующими выходами и входами блока обнаружения н коррскции ошибок, дополнительный накопитель, блок сравнения, входные регистры, элементы II и дополнительные элементы ИЛИ, о тли ч ающеес я тем, что, с целью повышения надежности и эффективной емкости устройства, оно содержит дополнительные адрссныс блоки, счетчик, сумматор, блок переадресации, элемент задержки и дополнительный дешифратор адреса, входы которого подключены к вы: одам первого входного регистра, а выходы через дополнительные элементы

ИЛИ соединены с упрагляющими входами элементов II, выходы первого входного регистра подключены через последовательно соединенные элемент задержки, первый элемент

И и второй входной регистр к информационным входам второго и третьего эдеме.нтов И, 595795 выхо lь! 1 Оторы х нО II(:Iloченlл соответственно 1«;

Одним В. «Одам элсмен1 Ов И.1И и к . входам блока перса,зресаннп. выходы которого соединены с друг :;мп»ходамн элсмснго» ИЛИ, вхо;l»l блока сравнения нодклгочены соотвстст»сгн.о к выходам псрього входного регистра, дополнительного накопителя и сумматора, а выходы блока сравнення соединены со входамн второго входного регистра и сумматора, вход первого дополнительного адресного блока поди(110чен к»ыходу pen1ñòpÿ адреса, а его гыход — к Одному входу второго дополнительного адреспого блока, другой вход которого соедн Ic«с выходом дополнительного накопителя, а выходы второго дополнительного адресно1о блока подкл1очены соответственно

5 к входам дополнительного накопителя и счетчика.

Источники информации, принятые во внимание при экспертизе

1. Патент CILIA ¹ 3742459, кл, 34 — 172.5, 10 1973.

2. Лвторское свидетельство СССР % 504249, кл. G 11С 29/00, 1974 (прототип).

33

Фи2.2

Составитель В, Рудаков

Редактор P. Киселева Техред А. Камышникова Корректоры: И. Позняковская н Л. Брахннна

Заказ 357/9 Язд. № 319 Тираж 738

Подписное

НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 3