Матричное устройство для умножения

Матричное устройство для умножения

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОП ИСА

« seeova (6!} Дополнительное к авт, саид-ву (22) Заявлено 04.01.76(21) 2310690/18=24 (5i) М. Ел.

G 06 а> 7/3,! с присоединением заявки № (23} Приоритет

Гасударственный комитет

Сааета Миннотров СССР по денем изаоретений н открытий (43} Опубликовано 15.03.78. Бюллетецц }ь ); ) (ата) дата оцуоанноцаннн nnvcaццатС.п2.—,:Âo, (53} У П; 681,32д:.7/;д8 (088,8) (?2) Авторы изобретения р, И, Брюхович, А. а1, Карцев и Ь, И. Иа.пп;оbci;:„iй (?1) Заявитель

Ордена Ленина институт кибернетики АН Украппсксй С< Р (54} МАТРИЧНОЕ УСТРОЙСТВО БАЛИ УМНОЖЕ}}ИЯ.

Изобретение относится к обпасти вычиспительной техники и может быть HcfIoilhsoвано в цифровых вьтчислитепьных машинах, работаюших как в позиционных системах счисления, так и в непозиционных системах остаточных классов.

Известно матричное вычиспительное устройство, содержашее бпок расстановки операндов, блок равенства операндов, матрицу коньюнктивныхэпементов, бпок дизьюнктив- }0 ных эпементов операции спо>кения и блок днзьюнктивных эпементов операции умножения.

Недостатком известного устройства явпяется низкая точность вычиспения. 15

Известно также матричное устройство дпя умножения, содержашее два дешифратора, три матрицы сложения, шифратор старших разрядов произведения, причем входы 20 дешифраторов явпяются входными шинами устройства, выход первого дешифратора соединен с первыми входами первой и второй матриц спожения, вторые входы которых соединены с выходом второго дешифратора. 25

Цепью изобретения явпяет<-.я уведи ..equi e точности вычиспепияО этой цепьк в предппгае;. :ое устройс-тпо введены четвертая матрица спожепнп, трп группы эпементов ИЛИ, группа элементов

И и шифратор мпадшнх разрядов произведения, причем входы элементов ИЛИ первой гp) ïïbI соединены с Выходами первОЙ матрицы сложения, а выходы второй матрицы сложения соединены с иходамп эпементя.

ИЛИ второй группы первые выходы которых соединены с первыми входами третьей матрицы сложения, а вторые входы — с первыми входами четвертой матрицы спожения, вторые входы которой соединены с первыми выходами эпементов ИЛИ первой группы, вторые выходы которых соединены со вторымн входами третьей матрицы сложения, выходы которой соединены с первымп входами элементов И группы, вторые и третьи входы которых соединены соответственно с первыми и вторыми выходами зпементов

ИЛИ третьей группы, входы когорых соединены с выходами четвертой матрицы спожения, выходы элементов И группы соединены

598073 со входами шифратора старших разрядов, выxofl которого явпяется первым выходом устройс1ва, выходы эпементов ИЛИ четвертой группы соединены с выходами шифратора мпадших разрядов, выход которого является вторым выходом устройства.

На чертеже представпена блок-схема предпагаемого матричного устройства для умножения.

Матричное устройство дпя умножения со- о держит дешифраторы 1 и 2, матрицы 3,4,5,6 спожения, группы 7,8,9 элементов ИЛИ,.группу 10 элементов И,. шифратор 11 старших разрядов произведения, шифратор 12

I5 мпадших разрядов произведейия.

Предлагаемое устройство умножения двух чисеп работает следуюшим образом.

Матричное устройство дпя умножения ра= ботает спедуюшим образом.

2п

На выходы дешифраторов 1 и 2 поступают сомножитепи в пвоичном коде. С выходов дешифратора 1 первый иэ сомножитепей в ходе 1 из Р, где Р - основание системы счисления поступает на входные горизонтапью

25 ные шины матриц 3 ==.- 4 с одинаковыми порядковыми номерами, при i = 0,1,....,Р-1.

Одновременно, с выходов дешифратора 2 второй из сомножителей в коде 1 из Р поступает на входные вертикапьные шины матриц

3 и 4 с одинаковыми порядковыми номерами р, при = О,....,, Р-1. По одной из

2Р 1 выходных шин матрицы 3 сигнал r оступает на одноименную входную шину группы 7 эпементов ИЛИ, в которых происходит разбиение сигнапа на сигналы старшего и младшего разрядов. Сдновременно по одной из 2Р-1 выходных шин матрицы 4 сигнап поступает на одноименную входную шину группы 8 эпементов ИЛИ, в которых происходит его разбиение. на сигнапы старшего и мпапшего разрядов. По одной из выходных шин А группы 7 элементов ИЛИ сигнап старшего разряда поступает на одну из входных шин А матрицы 5. При этОм из выхОд иых шин А входньйхшин а группы 7 элементов ИЛИ сигнал младшего разряда поступает на одну из входных шин о.матрицы

6. Одновременно, по одной из выходных шин, В группы8 эпементов ИЛИ сигнал стар-50 шего разряда поступает на одну иэ входных шин В матрицы 5.

При этом на одной из выходных шин груцпы 8 эпементов ИЛИ сигнал мпадшего

pBGp$lgs поступает на одну из входных шин д55 матрицы 6. По одной из выходных шин матрицы 6 сигнап поступает на одноименную входную шину группы 9 эпементов ИЛИ.

Ио одной из выходных шин матрицы 5 сит нап поступает на одноименную входную ши- 60 ну группы 10 зпементов И, Одновременно с выходов И илн И группы 9 сиг lan поступает на. вход М или И группы 10 зпементов

И соответственно. С выходов V групп 9 и 10 сигнапы поступают на входы 8 и бпоков 11 и 12 соответственно, где происходит их шифрация из кода 1 из Р в двоичный код. С выходов бпоков 11 и 12 снимается двоичный код резупьтата.

Таким образом, увепичение точности вычиспения матричного устройства дпя умножения путем попучения мпадших разрядов роизведениядостигается тем, что в матричное устройство дпя умножения введены матрица сложения двух чисел, три группы элементов ИЛИ, группа элементов И и шифратор мпадших разрядов произведения.

Формула изобретения

Матричное устройство для умножения, содержашее два дешифратора, три матрицы спожения, шифратор старших разрядов произведения, причем входы дешифраторов явпяются входными шинами устройства, выход первого дешифратора соединен с первыми входами первой и второй матриц сложения, вторые входы которых соединены с.выходом второго дешифратора, о т и и ч а юш е е с я тем, что, с цепью увепичения точности вычисления, в устройство введены четвертач матрица спожения, три группы эпементов ИЛИ, группа эпементов И и шифратор мпадших разрядов произведения, причем входы элемен-ов ИЛИ первой группы соединены с выходами первой матрицы сложения, выходы .второй матрицы сложения соединены с входами эпементов ИЛИ второй группы" первые выходы которых соединены

1 с первыми входами третьей матрицы сложения, а вторые входы - с первыми входами четвертой матрицы спожения вторые входы которой соединены с первыми выходами элементов ИЛИ первой группы, вторые выходы которых соединены со вторыми входами третьей матрицы спожения, выходы которой соединены с первыми входами ýnåментов И группы, вторые и третьи входы которых соединены соответственно с первыми и вторыми выходами эпементов ИЛИ третьей группы, входы которых соединены с выходами четвертой матрицы сложения, группа элементов И группы соединены со входами шифратора старших разрядов, выход которого явпяется первым выходом устройства, выходы элементов ИЛИ четвертой группы соединены с выходами шифратора мпадших разрядов, выход которого явпяет ся вторым выходом устройства.

5n8O73

Составитедь А. Уткин

Редактор С, Хейриц Техред М. Борисова Корректор П. Макаревич

Заказ 1237/40 Тираж 826 - Подписное

1Л1ИИПИ Государственного комитета Совета Министров СССР по дедам изобретений и открытий

113035, Москва, Ж-35> Раушская наб„д. 4/5

Филиап ППП Патент", r. Ужгород, уп. Проектная, 4