Устройство для преобразования двоичного кода в двоично- десятичношестидесятиричный код

Устройство для преобразования двоичного кода в двоично- десятичношестидесятиричный код

Иллюстрации

Показать все

Реферат

 

ОПИСАН

ИЗОБРЕТЕ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬ (61) Дополнительное к авт. свид-в (22) Заявлено 09о 876 (21) 2395883 с присоединением заявки Иа (23) Приоритет— (43) Опубликовано 25.0378.5толлете

Гооудпратввнный намнтвт

Совета Мнннатрав СССР по двпвм нзоарвтвннй и атнрытнй (45) дата опубликования описания (72),Авторы изобретения

А.M.Горбань, А.В.Степанов, Н.В.Утиркин и В.И.Коржов

Pl) Заявитель (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНОГО КОДА

В ДВОИЧНО-ДЕСЯТИЧНО-ШЕСТИДЕСЯТИРИЧНЫЙ КОД

Изобретение относится к вычислительной технике, в частности, к преобразователям кодов.

Известные преобразователи двоичных кодов в двоично-десятично-шести- 5 десятиричные содержат двоичный, двоично-десятичный и корректирующий счетчики, дешифратор нуля и вентили (1) .

Недостатками таких преобразователей являются малое быстродействие и 10 недостаточная точность преобразования.

Наиболее близкое к предлагаемому изобретению устройство для преобразования двоичного кода в двоично-десятично-шестидесятиричный код содержит 15 входной регистр и и -каскадов преобразования, каждый четный из которых содержит дешифраторы 1 2 .

Недостаток такого устройства— большая погрешность преобразования. 2()

С нелью повышения точности каждый ! -й (i = 1, 3, 5, 7... к -1) каскад преобразования содержит двухразрядный двоичный сумматор и подключенный к его входу одноразрядный двоич- но-десятичный сумматор, выход первого (младшего) разряда входного регистра подключен ко входу младшего разряда двухраэрядного двоичного сумматора первого каскада преобразования и ко входам дешифратора второго каскада преобразования, выход второго разряда входного регистра соединен с разрядными входами двухразрядного двоичного сумматора и со входами дешифратора второго каскада, выход каждодого ) -го, начиная с третьего,разряда входного регистра подключен к разрядным входам двухразрядного двоичного сумматора и ко входу одноразрядного двоично-десятичного сумматора каждого (т + 2 ) -ro каскадов преобразования, выходы переноса, старшего и младшего разрядов суммы двухразрядного двоичного сумматора каждого -го каскада преобразования соединены соответственно со вторыми входами старшего и младшего разрядов двухраэрядного двоичного сумматора (< + 2 ) -ro каскада преобразования и с первым входом дешифратора(т + 1>-го каскада преобразования, второй, третий и четвертый входи того же дешифратора соединены с выходами одноразрядного двоично-десятичного сумматора ((+ 2 ) -ro каскада преобразования, выходы дешифратора каждого (-го каскада преобразования подключены ко входам одноразрядного двоично-десятичного сумматора Щ 1) -го каскада и входу дешифратора (i +2)-ro

599263 каскада преобразования, а выходы двухразрядного двоичного сумматора (и -1)-го и выходы дешифраторов и -го каскада преобразования являются выходами устройства.

На чертеже дана функциональная схема предлагаемого устройства для преобразования двоичного хода в двоично-. десятично-шестидесятиричный код. Схема дана для преобразования пятираз10 рядного двоичного кода углового отсчета.

Предлагаемое устройство содержит двухраэрядные двоичные сумматоры 1-4, одноразрядные двоично-десятичные сумматоры 5-.7, дешифраторы 8-14, входной регистр 15, 1-У111 каскады.

Принцип действия устройства заключается в покаскадном суммировании максимального эквивалента преобразуемого угла (при значении соответствующего разряда двоичного кода, равном я5 единице) и сдвиге полученной суммы на один разряд вправо. устройство преобразует пятираэрядный двоичный код угла при максимальном значении равном 360 30

Функционирование двоично-десятичного сумматора заключается в суммировании числа 12 к входному коду в случае, если число на входах сумматора больше 2 (в коде 8, 4, 2 поскольку младший разряд на сумматор не заводится) и при a = 1. В остальных случаях при э ; = 1 ко входному числу добавляется 6. При а - 0 поступающее на сумматор число проходит через сумматор без изменений.

Рассмотрим работу устройства при входном двоичном коде 11111. В этом случае со всех выходов регистра на устройство поступают единицы, причем на сумматор 1 поступают числа 01 и 11.

Старшге два разряда числа с выходов сумматора 1 поступают на сумматор 2, на который подключен также выход . > третьего разряда регистра. Младший разряд суммы с выхода сумматора 1, а также первый и второй разряды регистра подключены на дешифратор 8. Таким а6разом, с выхода 1 каскада (см. чертеж) пОступает код 100 1110/01 1000+

+ ll 0110 180 + 360 . Полученный код сдвигается на один разряд вправо (делится на 2), корректируется дешифратором 8 и суммируется с 11 0110 (360 ), поступающим с третьего разряда регистра. Далее полученный код снова сдвигается (делится на 2), корректируется и поступает на следующие сумматоры и т.д, Таким образом, устройство производит следующее преобра- 65 эование входного двоичного кода в двоично-десятично-шестидесятиричный

+а 3bO где а; — равно нулю или единице.

Предлагаемое устройство обладает высоким быстродействием, позволяет производить преобразование кодов с любой точностью при произвольной разрядности кода. Например, в известном устройстве для преобразования 15-разрядного кода в двоично-десятично-шестидесятиричный методом пересчета потребуется до 32000 тактов (импульсов) генератора, в течение каждого иэ которых должны сработать несколько каскадов логических элементов. В предлагаемом устройстве при таком преобразовании срабатывают порядка 20 каскадов логических элементов, т.е. скорость преобразования в десятки тысяч раз больше.

Для преобразования кода другой разрядности упомянутые устройства должны быть полностью переделаны (должен быть изменен корректирующий счетчик и т.д.) . В предлагаемом устройстве в этом случае в младшие разряды достаточно записать нули. Требуемая точность преобразования при этом обеспечивается необходимым количеством дешифраторов, и погрешность преобразования может быть как угодно малой. формула изобретения

Устройство для преобразования двоичного кода в двоично-десятично-шестидесятиричный код, содержащее входной регистр и и каскадов преобразования, каждый четный из которых содержит дешифраторы, о т л и ч а ю щ е е с я тем, что. с целью повышения точности, каждый i — и (i = 1, 3, 5, 7...п-l) каскад преобразования содержит двухразрядный двоичный сумматор и подключенный к его входу одноразрядныи двоично-десятичный сумматор, выход первого (младшего) разряда входного регистра подключен ко входу младшего разряда двухразрядного двоичного сумматора первого каскада преобразования и ко входам дешифратора второго каскада преобразования, выход второго разряда входного регистра соединен с разрядными входами двухразрядного двоичного сумматора и со входами дешифратора второго каскада, выход каждого j -го, начиная с третьего, разряда входного регистра подключен к разрядным входам двухразрядного двоичного сумматора и ко входу одноразрядного двоично-десятичногс сумматора

599263 у О

<10

Составитель Н.Шелобанова

Редактор Л.Гребенникова Техред Э чужик Корректор Н.Ковалева

Заказ 1415/38 Тираж 826 Подписное, ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. ужгород, ул. Проектная, 4 каждого (+ 2) -го каскадов преобразования, выходы переноса, старшего и младшего разрядов суммы двухразрядного двоичного сумматора каждого i -ro каскада преобразования соединены соот- 6 ветствечно со вторыми входами старшего и младшего разрядов двухразрядного двоичного сумматора (i + 2) -ro каскада преобразования и с первым вхо- дом дешифратора ((. +1)-го каскада пре10 образования, второй, третий и четвертый входы того же дешифратора соединены с выходами одноразряцного двоично †десятично сумматора (i +2)-го каскада преобразования, выходы дешиф)5 ратора каждого i -го каскада преобразования подключены ко входам одноразрядного двоично-десятичного сумматора (< + 1)-го каскада и входу дешифратора (i +2) -го каскада преобразования, а выходы двухразрядного двоичного сумматора (п — 1) — го и выходы дешифраторов п -го каскада преобразования являются выходами устройства.

Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР

9 297960,кл. G 06 F 5/02, 1968.

2, Патент США 9 3449555,кл.235-155, 1971