Устройство для исправления ошибок в кодовой комбинации

Устройство для исправления ошибок в кодовой комбинации

Иллюстрации

Показать все

Реферат

 

(i) 590267

О П И С А Н- И -E

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДИПеЛЬСТВУ (61) Дополнительное к авт. свиа-ву 4526898 (22) Заявлено 13.12.76 (21) 2429663/18-0 с присоединением заявки № (23) Приоритет (43! Опубликовано 25.08,78, Бюллетень № 1

Союз Советских

Социалистических

Республик (51) М. Кл.

G 06 т 11/08

Н 04 1„1/10

Государственный номнтет

Сонета Инннотрое СССР оо делам нэооретеннй н открмтнй (53) УДК 621.391.257:

: 621 . 394.1 47 (088.8) (45) Дата опубликования. описания,02.03.78 I (72) Авторы изобретения

А. Г. Андрушенко, В. И, Ключко, А. А. Ларин, В. И, Глушков и С. П. Попов (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШИБОК

В КОДОВОЙ КОМБИНАШКИ

Изобретение относится к радиотехнике и может использоваться в аппаратуре передачи дискретной информации.

Из основного авт, св. % 526898 известно устройство дпя исправления ошибок в кодовой -.îìáèíàöèè, содержашее однопороговую и двухпороговую схемы, соединенные с входом устройства, сумматор по модулю два, один вход, которого соединен с выходом блока формирования попиномов ошибок, другой вход через поспедоватепьно соединенные буферный и основной блоки памяти — с выходом однопороговой схемы, а выход подкпючен к первому входу элемента И, блок обнаружения ошибок, первый выход которого соединен с выходом устройства, второй — co вторым выходом элемента И, выход элемента И соединен со вторым выходом устройства, а выход двухпороговой схемы соединен с первым входом блока 20 формирования полиномов ошибок, второй вход которого соединен со вторым выходом блока обнаружения ошибок, выход сумматора по модулю два соединен со входом блока обнаружения ошибок.

Пель изобретения — увеличение быстродействия устройства.

Для этого в предлагаемом устройстве, содержашем однопороговую и двухиороговую схемы, соединенные с входом устройства, сумматор по модулю два, один вход которого соединен с выходом блока формированич полиномов ошибок, другой вход через последовательно соединенные буферный и основной блоки памяти соединен е выходом однопороговой схемы, а выход подключен к первому входу эпемента И, блок обнаружения ошибок, первый выход которого соединен с выходом устройства, второй выход - со вторым входом элемента И, выход элемента И соединен со вторым выходом устройства,,а выход двухиороговой схемы соединен с первым входом блока формирования попиномов ошибок, второй вход которого соединен со вторым выходом блока обнаружения ошибок, выход сумматора по модулю два соединен с входом блока обнаружения ошибок, выход сумматора по модупю два через допопнитепьный эпемент ИЛИ подc)(\() ) () 7 кпюМен к блоку обнаружения ошибок, при этом другой вход дополнитепьного эпемен— та ИЛИ соединен с выходом буферного бпока памяти, выход сумматора по модулю два соединен с дополнительным входом ос5 новного блока памяти, а дополнительный вход сумматора по модулю два соединен с соответствующим выходом блока формирования попиномов ошибки.

На чертеже представлена структурная электрическая схема устройства дпя исправ пения ошибок в кодовой комбинации.

Устройство содержит однопороговую 1 и двухпороговую 2 схемы, соединенные с входом устройствасумматор 3 по модулю 15 два, один вход которого соединен с выходом блока 4 формирования попиномов ошибок, другой вход через поснедовательно соединенные буферный 5 и основной 6 бпок4 памяти соединен с выходом однопороговой 20 схемы, а выход подкпючен к первому входу элемента И 7"„бпок 8 обнаружения оши/ бок, первый выход которого соединен с вы ходом 9 устройства, второй выход — со вторым входом элемента И 7 выход эпемента 25

И соединен со вторым выходом 10 устройства, а выход двухпороговой схемы 2 соединен с первым входом блока 4 формирования попиномов ошибок, второй вход которого. соединен со вторым выходом блока 8 обна- @ ружения ошибоквыход сумматора 3 по voдулю два через дополнитепьный элемент

ИЛИ 11 подкпючен к блоку 8 обнаружения ошибок;при этом другой вход допопнитепьного элемента ИЛИ 11 соединен с выходом буферного бпока 5 памяти;выход сумматора

3 по модулю два соединен с дополнительным входом основного блока 6 памяти, а допопнитепьньгй вход сумматора 3 по модулю два соединен с соответствующим выходом блока 4 формирования попиномов ошибок; выход 12 является третьим выходом устройства.

Устройство работает следующим образом, 45

Принятая комбинация одновременно поступает на входы одно- и двухпороговой схем 1 и 2. С выхода однопороговой схемы 1 кодовая комбинация, состоящая из последовательностей "О и "1, через 50 буферный блок 5 записывается в основной бпок 6. Одновременно с записью в основной блок комбинация через элемент ИЛИ 11 поступает в блок 8. В это время двухпороговая схема 2 осуществляет анализ каждого элемента кодовой комбинации, и в случае невозможности отождествления принятого элемента ни с О, ни с "1" формирует на своем выходе сигнап стирания

О, поступаюгций в бпок 4.

<. л 4 в р(з пьтя те !н1ли зс) приним 36мой комбинации блок 8 не обнаружит ошибк ., то последний выдает блоку 4 сигнал нет ошибок" и открывает эпемент И 7. По этому сигналу блок 4 переходит в исходное состояние, комбинация из основного блока 6 в последовательном коде через сумMQTop 3 и открытый элемент И 7 поступает на второй выход 10, а в парапВепьном коде — на третий выход 12 устройства. Устройство проходит в режим ожидания приема очередного сообщения.

В случае обнаружения блоком 8 ошибки устройство переходит в режим исправпения ошибок, Комбинация через сумматор 3 выдается в блок 8 и повторно записывается в основной блок 6. На сумматоре 3 накладывается первый попином однократной ошибки, формируемый блоком 4. Если при первом цикле проверки бггок 8 обнаруживает ошибку, то комбинация из основного блока 6 выдается на проверку второй раз. При этом блок 4 формирует очередной полипом однократной ошибки и т. д. до первого необнаружения ошибки в каком-либо из вариантов исправленной комбинации. При этом исправленная комбинация в очередном цикле работы выдается на второй 10 и третий 12 выходы устройства.

Если ошибка будет обнаружена при всех цикпах проверки, то блок 8 фиксирует напичие в принятой комбинации неисправпяемой ошибки и переводит устройство в режим приема очередного сообщения. Так как при обнаружении ошибки в очередном цикле проверки в основной блок 6 перезаписывается не исходная комбинация, а комбинация с наложенным попиномом ошибки, при следующем цикле проверки на комбинацию допжен быть наложен попином, являющийся суммой по модулю два полинома ошибки предыдущего и последующего циклов проверки. При этом на сумматоре 3 будет происходить восстановление исходной комбинации и наложение на нее поспедующего попинома ошибки.

Выявленные двухпороговой схемой 2 ненадежные элементы"О" (стирания) поступают в блок 4,где осуществляется их запоминание.

Увеличение быстродействия обусловливается тем, что из буферного бпока 5 комбинация в бпок 8 вводится непосредственно, а не через основной блок 6. Кроме того, при нсправпении ошибки комбинация из основного блока 6 непосредственно поступает попучателю, в то время как в известном устройстве требуется допопнптельньгй цикл обработки в виде операции прохождения комбинации через сумматор 3 и повторного на ножения на нее

599267 а в предпагаемом г= <

Составптепь Б. Белякович

Редактор Т. Иванова ТехредА. Алатырев - Корректор С. Шекмар

Заказ 1416/39 Тираж 826 Подписное

ЦНИИПИ 1осударственногокомитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Фин ППП Патент", r. Ужгород, уп. Проектная, 4 полинома ошибки. Кроме того, съем информации из основного бпока 6 осушествпяет сН не только в поспедоватепьном коде через элемент И 7, но и в параппепьном коде неп осре дс тве ни о. 5

Быстродействие устроиства опредепяется по максимапьному времени обработки.

Пусть C - время одного цикпа проверки, а Б-наибольшее возможное чиспо проверок, равное емкости блока 4. о

Тогда максимальное время обработки в известном устройстве .ЬС1(ь 2) С, Формупа изобретения

У"тройство дпя исправпения ошибок в кодовой комбинации по авт. св. ¹ 526898, отличаюшееся тем,что,с цепью увеличения быстродействия, выход сумматора по модулю два через допопнитепьный элемент ИЛИ подкпючен к блоку обнаружения ошибок, при этом другой вход допопнитепьного элемента ИЛИ соединен с выходом буферного бпока памяти, выход сумматора по модулю два соединен с допоннитепьным входом основного бпока памяти, а допопнитепьный вход сумматора по модулю два соединен с соответствуюшим выходом бпока формирования попиномов ошибки.