Цифровой фазовый дискриминатор
Иллюстрации
Реферат
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. саид-ву (22) Заявлено 17.0175 (21) 2100638/21 с присоединением заявки,% (23) Приоритет (43) Опубликовано150478. Бюллетень № 14
Союз Советским
Социалистических
Республик (11) б02881 (51) M. Кл.2
G 01 R 25/04 („ 08 С 19/2?. Говударвтввнный номнтвт
Соната Мнннотров СССР но.донам нзобрвтвннй н отнрытнй (53) У Д К б 2 1 . 3 1 7 . 7 (088.8) (45) Дата опубликования описания 290378
Ф (72) P,âòîð изобретения
A.Â. Шанин (71) Заявитель (54) ЦИФРОВОЙ ФАЗОВЫЙ ДИСКРИМИНАТОР нала (1) .
Изобретение относится к радиоизмерительной технике и предназначено для различных видов фазовых и временных
Измерений при наличии единичных слуЧайных возмущений {помех) в канале 5 измерения.
Известен цифровой фазоный дискримй натор, предназначенный для измерений фазовых сдвигов сигналов при наличии помех в измерительном канале, в кото- 10 ром, в случае подавления полезного сигнала помехами, на выход устройства поступает предыдущее измеренное значе ние фазового сдвига измеряемого.сигИзвестен также цифровой фазовый-дискриминатор, содержащий два формирователя опорного и измеряемого сигналов
И,генератор эталонных импульсов, подключенные раздельно ко входам формирователя мерного интернала, один выход которого соединен со входом счетчика, второй - co входом счетчика-делителяу регистр памяти, в ход которого25 соединен с первым входом коммутатора выходного сигнала, регистр опорного чиола, подключенный своим выходом ко второму входу счетчика, узел анализа с прямым и инверсным выходами, первый вход которого соединен с выходом формирователя измеряемого сигнала (2).
На выход устройства поступает значение предыдущего измеренного значения фазового сдвига информационного сигнала, когда в результате воздействия помех н измерительном канале полезный сигнал либо подавляется, либо внутри одного интервала измерения, равного периоду опорного сигнала, появляется несколько сигналов, среди которых невозможно ныделить полезный.
Замена недостоверного измерения, получившегося в результате воздействия помех, предыдущим измеренным значением фазового сдвига, справедливая. при достаточно большом интервале корреляции между соседними значениями (выборками) измеряемого сигнала, приводит к снижению точности измерения, причем погрешность измерения возрастает с уменьшением интервала корреляции между выборками измеряемого сигнала.
Целью изобретения является повышение точности измерений при наличии единичных помех.
Это достигается тем, что в предлагаемое устройство введены дешифратор, соединенный по нходу с выходом счет3
602881 чика-делителя, а по первому выходу— с четвертым входом формирователя мерного интервала, со вторым входом узла анализа, со входом регистра опорного числа, по второму выходу — с первыми входами введенных первой и второй .схем И, которые вторыми входами раздельно соединены с прямым и инверсным выходами узла анализа, а выходами— раздельно с двумя входами введенного триггера, причем выход схемы И, соеди ненный с инверсным выходом узла, ана-: лиза, соединен с единичным входом триггера, единичный и нулевой выходы которого соединены соответственно с третьим и четвертым входами коммутатора выходного сигнала, при этом единичный выход триггера дополнительно соединен с первыми входами введенных третьей и четвертой схем И, второй вход одной из которых соединен с выходом регистра памяти, а второй вход другой соединен с выходом счетчи}ка и одновременно со входом введенной пятой схемы И, второй вход которой cobдинен со вторым выходом дешифратора, 25 третий вход — с прямым выходом узла анализа, а выход соединен со входом регистра памяти, а также введен сумматор, два входа которого раздельно подключены к выходам третьей и четверт- 30 той схем И, а выход соединен со входом введенного делителя на два, выход которого соединен со вторым вхо. дом коммутатора выходного сигнала, соединенного пятым входом с третьим :выходом дешифратора.
На чертеже показана блок-схема циф рового фазового дискриминатора, содержащая формирователь измеряемого 40 сигнала 1, формирователь опорного сиг нала 2, генератор эталонных импульсов 3, формирователь мерного интервала 4, состоящий из двух статических триггеров 5, 6 и двух логических эле- 45 ментов И 7, 8, узел анализа 9, состоя щий из счетного триггера 10, двух ста,тических триггеров 11, 12 логического элемента И 13 и логического элемента НЕ 14,.логические элементы И 80
15, 16, триггер 17, дешифратор 18, счетчик-делитель 19, логический эЛемент И 20, сумматор 21, логический элемент И 22, регистр памяти 23, логический элемент И 24, счетчик 25, реГистр опорного числа 26, блок 27 с коэффициентом передачи.1/2, коммута. тор выходного сигнала 28, состоящий из двух логических элементов И 29, 30 и логического элемента ИЛИ 31.
Поступающий на вход устройства из- 60 меряемый сигнал преобразуется в формирователе 1 в последовательность импульсов, фазовый сдвиг которых равен фазовому сдвигу реального измеряемого сигнала. Аналогично в формИрователе 2 65
Опорный сигнал с периодом То преобразуется в последовательность синхроимпульсов с тем же периодом.
Очередной информационный импульс с выхода формирователя 1 устанавливает триггер 5 формирователя 4 в состояние 1, и импульсы с генератора 3 через логический элемент И 7 поступают на вход счетчика 25. Число их
:равно где — частота эталонных импульэт ьов на виходе генератора 3, at """--Т -ьТ, здесь ьС вЂ” временной ини о терзал, пропорциональный фазовому сдв)1гу измеряемого сигнала.
Одновременно, очередной информационный импульс поступает на счетный вход триггера 10 узла 9 и импульс переноса с его единичного плеча устанавливает триггер 11 в состояние 1 ° При этом на выходе элемента И
13 (прямой выход узла 9) устанавливается единичный потенциал, так как на его.входы поступают одновременно единичные потенциалы с еди ничного выхода триггера 11 и с нулевого выхода триггера 12. На выходе элемента HE 14 (инверсный выход узла 9) устанавливается при этом нулевой потенциал.
При этом формируется разрешение на дходе элемента И 16 для установки ,(подтверждения) состояния 0 триггера 17 на перепись текущего значения фазового сдвига в регистр памяти 23.
С приходом очередного опорного сигнала, синхроимпульс с выхода формирователя 2 устанавливает в состояние 0 триггер 5, прекращая тем самым поступление импульсов в счетчик 25, а также устанавливает в состояние 1 триггер 6 формирователя 4, запуская тем самым счетчик-делитель 19.
Число, сформировавшееся в счетчике 25 имеет вид 0 Иу где Яо — поправка, введенная в счетчик 25 перед измерением, равная
0 4т о
ИсхОДЯ из ТО1 О у чтО N f óó ь7д (T -.ь ) величина N оказывается рав эт О ной
N0 N„=f ..Т-f p то есть пропорциональной реальному фа- . эовому сдвигу измеряемого сигнала.
Импульс с третьего выхода дешифратора 18 опрашивает регистр 23, и через элемент И 30 коммутатора 28 содержийое регистра памяти, записанное туда в предыдущем такте работы устройства, выдается на выход, 602881
Импульс со второго выхода дешифра-, тора 18 переписывает через элемент И
:24 содержимое счетчика 25 в регистр 23 я устанавливает триггер 17 в состоя ние 0 (в данном случае подтверждает его предыдущее состояние).
Импульс с первого выхода дешифратора 18 устанавливает в исходное (нулевое ) состояние триггеры узла 9, переписывает поправку 11О из. )p регистра 26 в счетчик 25 и устанавли- вает в 0 триггер 6 формирователя 4, разрешая тем самым проведение следую)цего замера.
Каждый раз на выход устройства выдается не текущее значение замера, формирующееся в счетчике 25, а значение предыдущего замера, хранящееся в регистре 23.
В случае. пропадания информационного импульса, на счетный вход триггера 10 узла 9 ничего не поступит и на его выходах не будут формироваться
)импульсы переноса. В этом случае триг - . геры 11 и 12 останутся оба в нулевом (исходном) состоянии. При этом .на выходе элемента И 13 (прямой выход
Узла 9) сформируется потенциал нуля, а на выходе элемента НЕ 14 (инверсный выход узла 9) — единичный потенциал. 30
В случае появления нескольких информационных импульсов на текущем ин.тервале измерения, на счетный вход триггера 10 поступит несколько импульсов, первый из которых сформирует им- 85 пульс переноса с единичного плеча триггера 10 который, в свою очередь, установит триггер ll в состояние 1 .
Второй импульс по входу триггера 10 сформирует импульс переноса на его 40 нулевом . плече, который установит в состояние 1 триггер 12. При поступлении каждого следующего импульса состояние триггеров 11 и 12 будет оставаться неизменным и лишь поочеред- 4 но будет подтверждаться.
В итоге оба триггера ll и 12 установятся в единичное состояние, что приведет, как и в случае пропадания информационного импульса,.к появлению на выходе элемента И 13 по- 0 тенциала нуля, а на выходе элемента НЕ 14 — потенциала единицы .
Таким образом, в случае возникновения недостоверного замера на прямом выходе узла 9.появляется потенциал 55 нуля, запрещающий с помощью элемента И 16 установку в нуль триг,гера 17, а на инверсном выходе узла 9 формируется потенциал разрешения на запись через элемент И 15 единично- 60 го состояния в триггер 17.
С приходом очередного опорного сигнала на вход счетчика-делителя 19 начинают поступать импульсы с гейератора 3, и импульс с третьего выхода де- 68 а йфратора 18 опросит регистр 23 и на выход устройства поступит предыдущее измеренное значение фазового сдвига.
Импульс со второго выхода дешифратора 18 установит триггер 17 в единичное состояние, при этом с единичного плеча три. гера 17 на вход элемента И 29 комиутатора 28 поступает разрешающий потенциал, подготавливающий выдачу информации в следующем (1 +1)-м такте с сумматора 21. Перепись текущего недостоверного (-го значения фазового сдвига из счетчика 25 в регистр 23 через элемент И 24 блокируется нулевым потенциалом с прямого выхода узла 9 и значение предыдущего фазового сдвига М хранится в регистре 23 до следующего (L +1) такта. Импульс с первого выхода дешифратора 18 возвращает узел анализа 9 в исходное состояние, вводит в счетчик 25 поправку из регистра 26 и подготавливает формирователь 4 к очередному замеру.
По окончании формирования (ь +1)-го (достоверного) замера на прямом выходе узла 9 сформируется единичный потенциал, разрешающий установку 0 триггера 17 и перепись числа N + в регистр 23. При этом через элементы И 20 и 22, откфвтые разрешающим потенциалом с единичного плеча триггера 17, сформированным в предыдущем
-м такте, на выход сумматора 21 поступают коды И из регистра 23 и К„+ из счетчика 25. На выходе сумматора 21 появляется число, равное
N =N. +y.
Импульс с третьего выхода дешифратора 18 перепишет на выход устройства через открытый элемент И 29 коммутатора 28 выходной код сумматора 21 через блок деления на два 27. При этом на выходе устройства сформируется число
24;+ г Ъ
Ььис которое представляет собой вычисленное значение <-го фазового сдвига.
Импульс со второго выхода дешифра; тора 18 перепишет очередной результа измерения () ) ) из счетчика 25 через открытый потенциалом разрешения с прямого выхода узла анализа 9 элемент И 24 в регистр 23 и установит триггер 17 в состояние 0 .
Импульс с первого выхода дешифратора 18 подготовит устройство к следующему такту измерения, по окончании
Которого число N„.+ будет передано на выход.
Таким образом, в предлагаемом цифровом фазовом дискриминаторе информация о текущем измерении выдается на выход с задержкой на один такт его
602881
ЦНИИПИ Заказ 1841/41 Тираж 1112 Подписное
Филиал ППП Патент, r. Ужгород, ул. Проектная, 4 работы. Это позволяет использовать данное время для вычисления значения фазового сдвига при наличии недостоверного замера по результатам предыдущего и последующего достоверных замеров, что значительно повышает точность измерений..
Формула изобретения
Цифровой фазовый дискриминатор, содержащий два формирователя опорного и измеряемого сигнала и генератор эталонных импульсов, подключенные раздельно ко входам формирователя мерно- 15
ro интервала, один выход которого,соединен со входом счетчика, второй— со входом счетчика-делителя, регистр памяти, выход которого соединен с первым входом коммутатора выходного сиг- 20 нала, регйстр опорного числа, подключенный своим выходом ко второму входу счетчика, узел анализа с прямым и инверсным выходами, первый вход которого соединен с выходом формирователя измеряемого сигнала, о т л и ч а ющ н и с я тем„ что., c целью повышения точности измерений при наличии единичных помех, в него введены деЬфратор. Соеднненный по входу с вы- 30 ходом счетчика-делителя, а по первому выходу — с четвертым входом формирователя мерного интервала, со вто-, рым входом узла анализ- со входом регистра опорного числа, по второму выходу — с первыми входами введенных первой и второй схем И, которые вторыми входами раздельно соединены с прямым и инверсным выходами узла анализа, а выходами — раздельно с двумя входами введенного триггера, причем выход схемы И, соединенной с инверсным выходом узла анализа, соединен с ! единичным . входом триггера, единичный и нулевой выходы которогФ соединены соответственно с третьим и четвертым входом коммутатора выходного сигнала, при этом единичный выход триггера дополнительно соединен с первыми входами введенных третьей и четвертой схем И, второй вход одной нз которых соединен с выходом регистра памяти, а второй вход другой соединен с выходом счетчика и одновремен»
Мо с входом введенной пятой схемы И, Второй вход которой соединен со вторый выходом дешифратора, третий вход — с прямым выходом узла анализа, а выход соединен с входом регистра памяти, а также введен сумматор, два входа которого раздельно подключены к выходам третьей и четвертой схем И, а выХод соединен со входом введенного делителя на .два, выход которого сое ахинеи со вторым входом коммутатора вы ходного сигнала, соединенного пятым входом с третьим выходом дещифратора.
Источники информации, принятые во внимание при экспертизе:
1. Авторское свидетельство СССР
9 375670 кл. G 08 С 19/22, 1971.
2. Авторское свидетельство СССР
Р 465647, кл. & 08 С 19/12, 1973.