Устройство для деления

Устройство для деления

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву(22) Заявлено02.08.76 (21) 2394583/18-24 с присоединением заявки №вЂ” (23) Приоритет— (43) Опубликовано15.04,77.Бюллетень № 14 (45) Дата опубликования описания к4, 03, Г8, (l1) 602943 (51} М. Кл;

С 06 Г 7/39

Гасударственный комитет

Совета Министров СССР оо делам нзаоретеннй н открытий (53) УДК 681.325 (088.8) (72) Автор изобретения

Э. С. Каташков (71) Заявитель

Всесоюзный научно-исследовательский и конструкторский институт научного приборостроения (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ

Изобретение может быть использовано в вычислительных машинах и в автоматизированных приборах, например приборах для научных исследований.

Известно устройство лля ускоренного леле5 ния (1). Недостатком такого устроиства является его сложность.

Наиболее близким lIQ технической сущности к данному изобретени ю является устройство (2), содержащее олок суммирования, регистр делимого, регистр делителя, регистр корректирующего множителя, блок анализа цифры делителя, блок умножения на константу, причем первая группа выходов регистра делителя соединена со входами блока анализа цифры, первая группа выходов которого соединена с первой группой входов блока умножения на константу, второй выход которого соединен с первым входом блока суммирования, первый выход регистра корректируюнгего множителя соединен со вторым входом блока умножения н ко та ту- НелocTBTKo этого устройства 20 является его сложность.

Целью изобретения является упрощения устройства.

Для этого в предлагаемое устройство введен блок переключения, первый выход которого соединен со вторым входом блока суммирова-25 ния, второй выход блока переключения соединен о входом регистра корректирующего множителя, второй выход которого соединен с первым входом блока переключения, второй вход которого соединен с выходом блока умножения на константу, выхол блока суммнрования соединен со входом регистра лелимого, выкал которого соединен со вхолом регистра делителя, второй вход которого соедийен с третьим входом блока суммировання.

На чертеже представ. пена блок-схема устройства для цифрового деления.

Она содержит блок суммирования 1, регистр 2 делимого, регистр 3 делителя. блок 4 анализа цифры, блок переключения 5 бпак умножения на константу 6 и регистр корректирующего множителя 7 (программно-управляемые входы блоков на чертеже нс показаны).

На первый информационный вход блока 1 поступают делитель и делимое из регистров

3 и 2, соединенных последовательно. При этом, в зависимости от очередной цифры млалц его разряда делителя, блока 4 анализа цифры вырабатывает сигналы, поступающие на управляемый вход блока 1 и входи ю шину блока 6.

Работа блоков 1 и 6 определяется при этом таблицей.

Г)02У43

0000

Десятичный сдвиг

Десятичный сдвиг

Умножение на 2 и десятичный сдвиг

0101

Умножение на 2 и десятичный сдвиг

0011 или0111 Умножение на 3

Умножение на 3

Занесение -1 и десятичный сдвиг

Десятичный сдвиг

Десятичный сдвиг

1ÎÎ1

Занесение +1 и десятичный сдвиг

Умножение на 5 и десятичный сдвиг все четные числа Умножение íà 5 и десятичный сдвиг

Очевидно, что все операции реализуются как И сдвиги содержимого регистров 2, 3 и 7 вправо и суммирование. Например, умножение на

5 (двоичный код 101) есть суммирование содержимого регистров с самим собой, сдвинутом на два двоичных разряда; умножение на

3 отличается только тем, что сдвиг производится на. l разряд, Блок переключения 5 в первом такте работы соединяет вход и выход регистра корректирующего множителя 7, который вначале работы установлен на ноль, через блок 6, за каждую циркуляцию содержащийся в сдви-,р гоном регистре 3 делитель уменьшается, кроме состояния № 3, когда он уменьшается в 3/ 10 раза за две циркуляции. Действительно, если делитель четный, за одну итерацию его значение уменьшается вдвое, если кратен 5 — в 5 раз, если же очередная анализируемая цифра делителя О,lили 9,,он уменьшается в 10 раз.

Таким образом и-разрядный делитель становится равным 1 за п+К итераций, где и — число десятичных разрядов, К вЂ” число состояний № 3, т. е. состояний, в котором на вход блока анализа цифры поступает число 3 или 7 (значение тетрады 00!1 или 0111 соответственно).

На этом заканчивается первый такт работы устройства и блок переключения 5 переходит во второе состояние. При этом содержимым регистров 2 и 3 оказывается преобразованное дели- Ю мое и незначащая 1 — остаток делителя. В случае, когда делитель имеет вид 2" 5, то есть состоит из множителей, кратных 2 и 5, в результате работы устройства в первом такте в регистрах 2 и 3 оказывается точное значение частного, а содержимое регистра 7 — машинный ноль. Во всех остальных случаях в регистре ? образуется корректирующий множитель, но равный 9 и точное значение частного образуется только после второго такта работы.

В каждой итерации этого такта старший разряд уточняемого частного в регистре 3 посту,пает на вход блока а рлиза цифры 4 н далее— на параллельный вход блока 6, на по<ледовательный вход которого поступает младшими разрядами вперед корректирующий множитель.

При этом блок переключения 5 закольцовывает регистр 7 и соединяет выход блока 6 со вторым информационным входом блока 1. Содержимое регистров 2 и 3 (уточняемое частное) алгебраически складывается с корректирующим множителем, умноженным на значение старшей цифры уточняемого частного. Второй информационный вход блока! обеспечивает задержку произведения с выхода блока 6 на один десятичный разряд.

За каждую циркуляцию образуется по крайней мере один десятичный разряд уточненного частного, располагающийся впереди анализи602943

Формула изобретения

Составитель А. Уткин

Техред О. Луговая Корректор П. Макаревич

Тираж 826 Подписное

Редактор H. Каменская

Заказ 1851/45

ll.HHHllH Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская Наб. д. 4/5

Филиал ППП кПатента. г. Ужгород. ул. 11роектная, 4 ру мого очередного старшего разряда содержимого регистра в 2 н 3, то есть в регистре 2.

Следует заметить, что за анализируемым старшим разрядом следует младший разряд утпчняемого частного н на вход блока I слагаемое нз регнстра 3 поступает младшими разрядамн вперед.

Работа устройства во втором такте заканчнвается через наперед заданное число итерацнй (в зависимости от требуемой разрядности частного нлн длины псевдослучайной последп- 4О вательностн, если оно используется как генератор случайных, чисел).

В вычислительных машинах с байтовой структурой памяти использование в арифметнческнх блоках предлагаемого устройства позволят упростить стандартные программы, подпрограммы нлн микропрограммы за счет уннфнкацнн обращення к зонам памяти прн делении в других операциях, например.. умножения.

При выполненннн деления на предлагаемом устройстве в целых числах принципиально не 29 . вносится аппаратурная погрешность округления. Без дополнительного оборудовання устройство во втором такте работы генерирует пернодические последовательности, в точности сов падающие с периодами истинных десятичных дробей. Это позволяет испольэовать устройство как генератор псевдослучайных чисел.

Для многократного деления на один и тот же делитель можно хранить подготовленные зараннее уточняемую обратную величину делителя н соответствующий корректирующий мно- Зя житель.

Устройство для деления, содержащее блок суммирования, регистр делимого, регистр делнтеля, регистр корректирующего множители, блока анализа цифры делителя, блок умножения на константу, причем первая группа выходов регистра делителя соединена со входами блока аналнэа цифры, первая группа выходов которого соединена с первой группой входов блока умножения на конс анту, второй выход кпторото соединен с первым входом блока суммнровання, первый выход регистра корректирующего множителя соединен со вторым входом блока умножения на константу, отличающееся тем, что, с целью упрощения устройства в него введен блок переключения, первый выход кото. рого соединен со вторым входом блока суммировання, второй выходблока переключения соедннен со входом регистра корректнруюгцего множителя, второй выход которого соединен с первым входом блока переключения, второй вход которого соединен с выходом блока умноження на константу, выход блока суммирования соедннен со входом регистра делимого, выход которого соединен со входом регистра делнтеля, второй вход которого соединен с третьим входом блока суммнровання.

Источники информации. принятые во внимание прн экспертизе:

1. Авторское свндетельство СССР № 434413, кл. G 06 F 7/39, 1975.

2. Авторское свидетельство СССР № 446058, кл. б 06 F 7/39, 1975.