Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

 

Союз Советских

Соцналмстммесккх

Респубпкк (><) 608156 (б!) Дополнительное к авт. свил-ву (22) Заявлено 05.08.74 (2!) 2048600/l 8-24 с присоединением заявки ¹» (23) Приоритет (43) Опубликовано 25.05.78ртоллетень ¹ 19 (45) Дата опубликования описанияЩ ф. (5!) М. Кл.

6. 06 Г 7/Э9

Государстеенный номитет

Совета Министроа СССР по делам иэооретений и открытий (53) УДК 681.327

{088. 8) (72) Автор изобретения

Т С Панова (7!) Заявитель (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к вычислительной технике и может найти -применение при реализации скоростных методов умножения в цифровых устройствах.

Известно устройство с одновременным умножением на два н более разрядов множителя, в которых частичное произведение формируется при сдвиге множителя на соответствующее (два или более) число разрядов с одновременным их анализом и исправлением (!1.

Наиболее близким техническим решением

k предложенному является устройство для умножения, содержащее регистр множимого, выход которого соединен с первым входом коммутатора, второй вход которого соединен с выходом регистра множителя, а выход — с первым входом накапливающего сумматора, выход которого подключен к входу регистра множителя (2(.

Недостатком этих устройств является наличие в них кроме основного арифметико-логического блока специальной схемы анализа и исправления разрядов множителя, которая срабатывает каждый раз прн сдвиге множителя и получении частичного произведения в накапливаюгцем сумматоре и, таким образом, ограничивает максимальную частоту работы устройства умножения. Ис равление всех разрядов множителя производится последовательно в каждом цикле формирования частичного произведения.

Цель изобретени — повышение быстродействия за счет одновременного исправления всех пар разрядов множителя и совмещения этой операции с операцией введения множимого (множителя}, а также за счет выполнения этой операции на основном арифметико-логи <еском блоке.

Это достигается тем, что устройство для умножения содержит узлы исправления множителя по числу пар его разрядов, первый узел исправления множителя содержит элементы

2И-НЕ и НЕ, второй — два элемента ЗИ, 2ИЛИ-HE и НЕ, последующие — элемент 4И, 1З два элемента ЗИ, ЗИЛИ-HE и элемент НЕ, причем в каждом узле исправления, начиная со второго, первые входы элементов ЗИ, 4И объединены, начиная с третьего — — вторые входы элементов ЗИ е ъединены, первые два входа элемента 2И-НЕ, первого элемента ЗИ элемента 4И, соответственно первого, второго и последующих узлов исправления соединены с прямыми выходами разрядов соответствующих пар сумматора, инверсные выходы младших разрядов пар сумматора, начиная со второй, 2н соединены соответственно с вторымн входамп

608156

По окончании процесса записи множимого, формирования и записи исправленных разрядов множителя воздействие выходов схемы 3 коррекции на входы накапливающего сумматора 4 бО второго элемента ЗИ для второго и последующих узлов исправления, выход элемента НЕ каждого узла исправления соединен с первым входом младшего разряда последующей пары сумматора и третьим входом второго элемента

ЗИ последующего узла исправления, вход элемента HE первого узла исправления соединен с выходом элемента 2И-НЕ и с третьим входом первого элемента ЗИ второго узла исправления, вход элемента НЕ каждого узла исправления, начиная со второго, соединен с третьим вхо- 10 дом элемента 4И последующего узла исправления и выходом элемента ИЛИ-НЕ данного узла исправления, входы которого соединены с выходами элементов ЗИ, 4И данного узла . исправления, в третьем и последующих узлах исправления четвертый вход элемента 4И и третий вход второго элемента ЗИ соединены соответственно с инверсным и прямым выходом переноса старшего разряда предыдущей лары сумматора

На фиг. 1 приведена структурная схема устройства и схема его включения; иа фиг, 2— структурно-логическая схема исправления разрядов множителя.

Устройство состоит из регистра 1 множимого, коммутатора 2, блока 3 коррекции, накапливающего сумматора 4, регистра 5 множителя. 25

Блок 3 коррекций состоит иэ первого 6, второго 7, третьего 8 и т.д. узлов исправления множителя. Узел 6 исправления содержит элемент

2И-НЕ 9, НЕ 10, Узел 7 исправления содержит два элемснта ЗИ 11, 12, элемент 2ИЛИ-НЕ 13 и НЕ 14. Узел 8 исправления содержит элемент 4И 15, два элемента ЗИ 16; 17, элемент

ЗИЛИ-НЕ 18 и два элемента 19, 20. Накапливающий сумматор 4 содержит пары разрядов

21, 22, 23, 24 и т.д.

Исправленный множитель находится в накапливающем сумматоре 4, который в общем случае представляет собой комбинационную часть сумматора сквозной цепью переноса и накапливающую часть.

Под управлением одной иэ микрокоманд множимое записывается в регистр 1 множимого, а неисправленный множитель поступает из регистра хранения накапливающего сумматора 4 на вход блока 3 коррекции, которая состоит из узлов 6, 7, 8 исправления множителя (no числу пар разрядов множителя).

Блоком 3 коррекции вырабатываются сигналы исправления, которые поступают на соответствующие входы разрядов накапливающего сумматора 4, а затем суммируются с его содержимым, т.е. неисправленными разрядами м ножителя. 50

Результат суммирования, появляющийся на выходах комбинационной части сумматора и накапливающей части, сумматора, является уже значением всех исправленных разрядов множителя, который записывается в регистр б множителя. блокируются отсутствием ранее выработанной микрокоманды.

Содержимое накапливающего сумматора обнуляется.

После этого иод действием уже другой микрокоманды происходит формирование частичных произведений.

При этом, с каждым сдвигом разрядов исправленного множителя множимое из регистра 1 через коммутатор 2, который представляет собой набор логических элементов И, ИЛИ и инверторов, поступает на входы накапливающего сумматора 4 в соответствующей форме в зависимости от кода пары исправленных разрядов множителя.

В предлагаемом устройстве для одновременного исправления всех лар разрядов множителя в одном цикле используется известный способ исправления лары разрядов множителя, когда код данной пары разрядов увеличивается на единицу младшего разряда, если код предыдущей лары множителя имел вид !1 (три).

Формирование единиц, назовем их сигналами исправлении и;, (где i — порядковый номер пары разрядов множителя) осуществляется в предлагаемом устройстве специальным блоком 3 коррекции.

Блок коррекции 3 содержит узлы исправления 6, 7, 8 и т.д. по числу пар разрядов множителя.

Процесс суммирования соответствующих сигналов исправления (и; ) с младшими разрядами соответствующих пар разрядов неисправленного множителя (а2; а ;,) осуществляется в комбинационном сумматоре со сквозной цепью переноса (йакапливающий сумматор 4), входящем в состав любого арифметико-логического устройства.

Исправленные разряды множителя С ;

С ;,), т.е, увеличенные на единицу младшего разряда, коды, на соответствующих выходах пар разрядов комбинационной части сумматора появляются только в том случае, если предыдущая исправленная пара имела код 11 (три) или код !00 (четыре).

Факт появления кода 100 фиксируется автоматически появлением сигнала Р; на выходе сквозного переноса в старшем разряде соответствующей пары разрядов сумматора.

Факт появления исправленного кода 11 в предлагаемом устройстве фиксируется сигналом исправления .П;, вырабатываемом соответствующей схемой исправления.

Исправленная лара разрядов множителя

С2, С, будет иметь код 11 только в том случае, если код исправляемой a2, a>, пары имеет вид 10 (два) и присутствует или сигнал переноса Р;, или сигнал исправления и; возникающие при исправлени:i предыдущей пары разрядов множителя, или если код исправляемой а ; а ; пары имеет код 11 (три), а сигналы переноса Р; и исправления П; .отсутствуют при исправлении предыдущей пары разрядов множителя. Таким образом сигнал исправления П; возникае- только тогда, когда исправленная пара С ; С,, имеет код 11.

В таблице приведены истинности для формирования сигналов исправления П; и исправленных значений любой пары разрядов множителя Сг, Сг,, при различных кодах неисправленных разрядов множителя аг; аг и различных сочетаниях сигнала исправления П;, и переноса Р;

Из таблицы истинности комбинация П, 1 и Р;, = 1 исключены, так как одновременное появление сигналов П;, и Р; невозможно.

Таким образом, появление сигнала испоавления П; представлено следую:цим выражением:

IT, а„-з„,П,Р},чаг;а,;-,Г1;.,ча„а,1-,Р,.4. (О

При исправлении первой пары разрядов мно жителя i = 1 сигнал исправления111 (схема исправления 6) согласно выражению (I) будет

П! ага ПОРО ага!ПОч ага} 0 таккакПо = Po = Он о = Po следовательно п — †а,. (2)

Исправленный код первой пары разрядов множителя СгС формируется иа первой паре разрядов сумматоров путем суммирования первой неисправленной пары разрядов множителя ага с нулевыми несуществующими значениями сигналов По и Ро. Следовательно, при исправлении первой пары разрядов множителя исправленный код будет появляться без изменения, а сигнал переноса Р> из старшего (второго) разряда первой пары разрядов сумматора будет всегда отсутствовать (Р, =- О).

При исправлении второй пары разрядов множителя i = 2 сигнал исправления П2 (схема исправления 7) согласно выражению (.1) будет

11г а4аЗП1 "а4алП 1ча4агР! таккакР; = ОиР - 1, СЛЕДОВатЕЛЬНО Пг = а4азП Ра,азП+ (3)

Исправленный код второй пары разрядов множителя С4С формируется на второй паре разрядов сумматора путем суммирования второй неисправленной пары разрядов множителя а4а> с сигналом исправления П и переноса

P = О, возникших при исправлении первой пары разрядов множителя, Исправленный код второй пары разрядов множителя будет появлиться без изменения, если i = 0 и бу;ц г увеличиваться на единицу младшего разряда, o cJiH H i — — 1.

Сигнал переноса Р при исправлении второй пары разрядов множителя может иметь как нулевое, так и единичное значение.

Следовательно, при исправлении третьей пары разрядов множителя > =- 3 сигнал исправления Пг (узел исправления 8) согласно выражению (1) будет:

{(} H3 a,а;ПгРгчава;Г1гча4а,Рг (4)

Исправленный код третьей пары разрядов множителя С;С; формируется на третьей паре разрядов сумматора путем сложения третьей неисправленной пары разрядов множителя а„-а; с сигналами исправления П, и переноса Рг, возникших прн нснравленин второй пары разрядов множителя..

Исправление последующих пар разрядов множителя (после третьей) и формирование сигналов исправления осуществляется также, как при исправлении третьей пары разрядов множителя.

На фиг. 2 узлы исправления б, 7, 8, и т.д. реализованы,согласно выражениям 2, 3 и 4.

Следует отметить, что время распространения

25 сигналов исправления (П ) в блоке 3 коррекции соизмеримо со временем распространения сигналов переноса (Р; j в сумматоре 4.

Работу схемы также рассмотрим на примере исправления восьмиразрядного кода множителя 00111011. Исправление разрядов производится попарно с младших разрядов, т.е. справа налево. На выходе элементов 10 и I l возникают сигналы исправления П и Пг соответственно по элементам 9 и 12. Сигнал исправления

Пг на выходе элемента 19 отсутствует, так как элемент 15 запрещен вь1ходами элемента 13, а элементы 16 и 17 инверсным выходом нары сумматора 23. Таким образом, исправление второй и третьей пары множителя осуществляется соответственно в 22 и 23 паре сумматора по сигналам исправления (П „Пг), а исправление

4в четвертой пары — a 24 паре сумматора по сигналу переноса из 23 пары сумматора, Исправленный множитель имеет внд 01001111;

Кроме того, достоинством предложенного устройства является то исправление множите4 ля, которое во время приема миожнмого приводит к упрощению устройства управления, ()ОЯ I 56

Входные величины

Выходные величины

21

21-4 п

01

01

10

10

ФОрмула изобретения

Устройство для умножения, содержащее регистр множнмого, выход которого соединен с первым входом коммутатора, второй вход которого соединен с выходом регистра множителя,. а выход — с первым входом накапливающего сумматора, выход которого подключен к входу регистра множителя, отличающееся тем, что с целью повышения быстродействия устройства, оно содержит узлы исправления множителя по числу пар его разрядов, первый узел исправления множителя содержит элементы

2И-НЕ и НЕ, второй — два элемента ЗИ, 2ИЛИ-НЕ и НЕ, последующие — элемент 4И, два элемента ЗИ, ЗИЛ11-HE и элемент НЕ, причем в каждом узле исправления, начиная со второго, первые входы элементов Зи, 4И объединены, начиная с третьего — вторые входы элементов ЗИ объединены, первые два входа элемента 2И-НЕ, первого элемента ЗИ и элемента 4И, соответственно первого, второго н последующих узлов исправления соединены с прямыми выходами разрядов соответствующих пар сумматора, инверсные выходы младших разрядов пар сумматора, начиная со второй, соединены соответственно с вторыми входами второго элемента ЗИ для второго и последующего узлов исправления, выход элемента НЕ каждого узла исправления соединен с первым

30 входом младшего разряда последующей пары .сумматора и третьим входом. второго элемента ЗИ последующего узла исправления, вход элемента HE первого узла исправления соединен с выходом элемента 2И-HE и с третьим входом первого элемента ЗИ второго узла исправления, вход элемента НЕ каждого узла исправления, начиная со второго, соединен с третьим входом элемента 4И последующего узла исправления и выходом элемента ИЛИНЕ данного узла исправления, входы которого соединены с выходами элементов ЗИ, 4И данного узла исправления, в третьем и последующих узлах исправления четвертый вход элемента 4И и третий вход второго элемента ЗИ соединены соответственно с инверсным и прямым выходом переноса старшего разряда предыдущей пары сумматора.

Источники информации, принятые во внимание при экспертизе:

Карцев М. А. Арифметика цифровых машин, «Наука», Москва, 1969, с. 364 — 367.

2. Хатагуров А, А. и др. Основы инженерного проектирования, УЦВМ, M., «Сов. радио», 1972, с. 129 — 130.

608156 фии. t ф п.t

Составитель P. Яворовская

Техред О. Луговая Корректор А. Гриценко

Тираж 826 Подписное

Редактор Н. Разумова

Заказ 2802/33

ЦНИИПИ Государственного комигета Совета- Минн«трон <.CCI по делам нааооретений и открытий

I !3035, Москва, Ж35, Раугнская нао., л. 4/:

Филиал ППП «Патентъ, г. Ужгород, ул. Проектнаи. 4