Устройство для автоматического контроля блоков памяти

Устройство для автоматического контроля блоков памяти

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Соввтсних

Соцкалнстмчвских

Ресиублик — 1 (61) Дополнительное к авт. свид-ву (22) Заявлено1201.76 (2l) 2313796/18-24 (51) M. Кл.

11 С 29/00

G 06 F 11/00 с присоединением заявки лй

Гасударстаеиный иоиитет

Совета Иииистрм СССР по делан изобретений и открытий (23) Приоритет (43} Опубликовано 050678. Бюллетень рее 21 (53) УДК 681. 3 (088.8) (45) Дата опубликования описания 150578 (72) / вторы изобретения

Ю.Ф. Пермяков и Б.М. Рачков

Pl) Заявитель (54) УСТРОИСТВО ДЛЯ АВТОМАТИЧЕСКОГО КОНТРОЛЯ

БЛОКОВ ПАМЯТИ

Изобретение относится к области вычислительной техники и служит для контроля блоков памяти и устройств обмена информацией управляющих 11ВМ.

Известно устройство для автомати- 5 ческого контроля блоков памяти, содержащее генератор тактовой частоты, управляющую .вычислительную машину, соединенную с многоканальным амплитудным дискриминатором, ЗУ, счетчиком 10 адреса памяти, регистром выходной тестовой комбинации, соединенным с многоканальным амплитудным дискримина-. тором, который соединен с выходом контролируемого объекта, вход которого )5 соединен с выходом ЗУ, соединенного со счетчиком адреса памяти, регистр адреса контролируемой комбинации, вход которого соединен с управляющей вычислительной машиной, схему сравнения, 20 входы которой соединены с регистром адреса контролируемой комбинации и счетчиком адреса памяти, а выход — с многоканальным амплитудным дискриминатором, счетчик числа повторений тесто- 25 вых комбинаций, выход которого соединен со счетчиком адреса памяти и ЗУ, два элемента И, входы одного из которых соединены с ЗУ, управляющей вычислительной машиной и выходом счет- 30 чика числа повторений тестовых комбинаций. Входы другого элемента И соединены с генератором тактовой частоты, выходом схемы сравнения и выходом управляющей вычислительной машины, а выходы — с контролируемым объектом и счетным входом счетчика числа повторений тестовых комбинаций fl j.

Устройство осуществляет контроль работоспособности объекта методом сравнения с его программной моделью.

Благодаря наличию быстродействующего буферного ЗУ входных тестовых комбинаций, регистра адреса со схемой сравнения, счетчика адреса, амплитудного дискриминатора, счетчика числа повторений тестовых комбинаций, управляющей и вычислительной машины устройстВо обеспечивает при небольшом объеме буферной памяти подачу входных тестовых комбинаций и снятие выходных сигналов с контролируемого объекта с частотой, превышающей определенную величину для динамических схем и обеспечивает возможность контроля и анализа результатов каждой произвольно выбранной тестовой комбинации.

При контроле ЗУ с произвольной выборкой это устройство обеспечивает

6101В0,контроль его на максимальной частоте как в режиме записи, так и в режиме считывания группами по К„„A„ ячеек, где К„ д — .емкость быстродействующегс буферного ЗУ. Причем смена групп ячеек производится достаточно быстро бла- годаря заполнению буферной памяти из

Зу вычислительной машины, а не из устройства ввода. Наличие управляющей вычислительной машины позволяет сок- ратить объем вводимой. информации, так как тесты для контролируемого ЗУ могут генерироваться путем решения определенных алгоритмов на основе минимума исходных дайных.

Однако при необходимости контроля

ЗУ на максимальной частоте в полном .объеме требуется установка буферной памяти с емкостью, равной максимальной емкости контролируемого ЗУ, что 2О приводит к значительным аппаратурным затратам.

Задача может быть решена с меньшими аппаратурнымн затратами путем использования контролирующих устройств= работающих цо методу сравнения с эталоном, за счет использования в качестве эталона ЗУ, аналогичного контролируемому.

Наиболее близким техническим решением к изобретению является устройство для автоматического контроля блоков памяти, содержащее генератор тактовых импульсов, .триггер неисправности, блок сравнения,. элементы И, элемент задержки и элемент ИЛИ. Выход генератора тактовых импульсов соединен с первым входом первого элемента И, второй вход которого соединен с выходом триггера неисправности.

Выход первого элемента И. соединен с первым входом кбнтролируемого блока памяти, выход которого соединен с первым входом блока сравнения. Выход блока сравнения соединен с первым входом второго элемента И, выход которого 45 соединен с нулевыМ входом триггера неисправности. Вход пуск" устро..— ства соединен с первым входом элемента ИЛИ и с единичным входом.триггера неисправности. Выход элемента задержки соединен с первым входом третьего элемента. И, выход которого соеди- нен со вторым входом элемента ИЛИ Я .

С помощью данного устройства возможен контроль ЗУ с произвольной выборкой информации з полном объеме на максимальной частоте. Устройство позволяет ускорить процесс контроля и поиска неисправностей с указанием адреса неисправной ячейки и разряда.

Однако зто достигается ценой установки эталонного Зу с объемом и быстродействием, равными или большими, чем у контролируемого, т.е. ценой значительных аппаратурных затрат. Кроке того, устройство не позволяет органи- (i5 зовать произвольную выборку ячеек ЗУ в процессе контроля, имеет низкую достоверность контроля, так как не обеспечивает возможности контроля сохранности информации при многократных считываниях ее по случайным адресам.

Цель изобретения — сокращение аппаратурных затрат и повышение достоверности контроля. . Эта цель достигается тем, что в предложенное устройство введены датчик случайных чисел, дополнительный блок сравнения, регистр адреса, регистр эталона, блок ввода, триггер режима, четвертый элемент И, причем выход первого элемента И соединен с первыми входами датчика случайных чисел И блока ввода, второй вход которого соединен с выходом элемента ИЛИ, а выход — соединен со вторым входом датчика случайных чисел, со входами регистра адреса, регистра эталонов и триггера. режима. Единичный выход триггера режима соединен с первым входом четвертого элемента И, выход которого соединен со вторым входом контролируемого блока памяти, третий вход которого соединен с выходом датчика случайных чисел и с первым входом дополнительного блока сравнения, второй вход которого соединен с выходом регистра адреса, а выход — co вторыми входами четвертого и второго элементов И и входом элемента задержки. Выход регистра эталона соединен со вторым входом блока сравнения и четвертым входом объекта контроля. Нулевой выход триггера режима соединен с третьим входом второго элемента.И, а выход триггера неисправности — co вторым входом третьего элемента И.

На чертеже представлена структурная схема предлагаемого устройства.

Первый вход контролируемого блока памяти 1 подключен через первый элемент И 2 к генератору тактовых импульсов 3, а выход — к первому входу блока сравнения 4. Выход элемента И 2 соединен с первыми входами блока ввода 5 и датчика случайных чисел 6, выход которого подключен к третьему входу контролируемого блока памяти 1 и первому входу дополнительного блока сравнения 7, второй вход которого подключен к выходу регистра адреса 8.

Выход блока сравнения 7 подключен к второму входу второго элемента И 9 и к второму входу четвертого элемента И 10 и через элемент задержки ll к первому входу третьего элемента И 12.

Выход регистра эталона 13 подключен к четвертЬму входу блока памяти 1 и к второму входу блока сравнения 4, вы-ход которого подключен и первому входу элемента И 9. Входы регистров 8 и 13, триггера режима 14 и второй вход датчика 6 подключены к выходу блока вво610180 да 5. Единичный выход триггера режима 14 подключен к первому входу элемента И 10, а нулевой — к третьему входу элемента И 9. Выход элемента И 10 подключен к второму входу объекта контроля 1, а выход элемента И 9 — ко входу установки в 0 триггера неисправности 15. Вход установки в 1 триггера 15 и первый вход элемента ИЛИ 16 подключены к цепи Пуск . Выход триг- 0 гера неисправности 15 подключен ко вто.рым входам элемента И 2 и элемента И 12, выход которого подключен к второму входу элемента ИЛИ 16.

Контрольная информация для проверки блока памяти находится на блоке ввода 5. По сигналу Пуск, поступающему через элемент ИЛИ 16 на блок ввода 5, производится запись эталонного кода в регистр эталона 13 и соответствующего ему адреса в регистр адреса 8. Триггер режима 14 устанав.ливается в Положение 1 {запись) или 0 (считывание), триггер неисправности 15 — в исходное состояние 1, срабатывает элемент И 2, и 25 импульсы с генератора 3 поступают на входы контролируемого блока памяти 1, блока ввода 5 и датчика 6. Датчик 6 начинает работать в циклическом режиме, выдавая коды от 0 до Й„„,„, (где 30

Я д„с- емкость контролируемого блока мдкс памяти) . Информация о Н мд„с записывается в датчик 6 перед началом. работы из блока ввода 5. Коды с датчика 6 в виде адреса поступают на кон 5 тролируемый блок памяти 1 и блок срав.нения 7. При несовпадении кодов регистра адреса 8 и датчика 6 произво" дится считывание информации с регенерацией .из ячейки контролируемого бло- 40 ка памяти 1 с адресом, соответствующим коду на выходе датчика 6. В момент совпадения кодов датчика 6 и регистра адреса 8 появляется сигнал на выходе блока сравнения 7, по которому в зависимости от состояния триг-45 гера 14 срабатывают элементы И 9 или 10. Если триггер 14 находится в состоянии 1, появляется сигнал на выходе элемента И 10 и содержимое регистра 13 записывается в ячейку с 50 адресом регистра 8, затем сигналом блока сравнения 7, задержанным элементом 11 и прошедшим элементы И 12 и

ИЛИ 16, запускается блок ввода 5, и в регистры 8 и 13, а также в триггер режима 14 записывается новая информа" ция.Если триггер режима 14 находится в состоянии 0, появляется сигнал на выходе элемента И 9. При несовпадении информации регистра эталона 13 и контролируемого блока памяти 1 триггер неисправности: 15 устанавливается в состояние 0 (неисправно) и с помощью элемента И 2 запрещает прохождение тактовых импульсов, а с помощью элемента И 12 блокирует запуск блока вво-65 да 5 задержанным сигналом с выхода блока сравнения 7. При этом по состоянию выходов контролируемого блока памяти 1, регистров 8 и 13 и датчика 6 можно определить номер неисправной ячейки, номера разрядов с неправильной информацией и характер отказа.

Для продолжения проверки необходимо подать сигнал Пуск . При совпадении информации регистра эталона 13 и контролируемого блока памяти 1 сигнал на выходе элемента И 9 отсутствует, триггер неисправности 15 сохраняет состояние . 1 {исправно), сигналом с выхода блока сравнения 7, задержанным элементом ll и прошедшим элемент И 12 эталона и элемент ИЛИ 16 запускается блок ввода 5, и в регистры 8 н 13 и в триггер режима 14 записывается новая информация.

Наличие в устройстве регистра адреса дополнительного блока сравнения, датчика случайных чисел, регистра эталона, блока ввода, триггера режима и четвертого элемента И позволяет организовать контроль ЗУ с использованием принципа.стробоскопического осциллографирования, многократно считывая информацию по.случайным адресам и проверяя сохранность информации по другим адресам, по которым не было обращения, устройство позволяет повысить достоверность контроля блоков памяти. При этом в качестве буферного

ЗУ использован регистр эталонного кода, а в качестве эталонного ЗУ может быть использован любой медленно действующий блок ввода, например устройство ввода с перфокарт или с перфоленты. При этом обеспечивается контроль ЗУ на максимальной частоте при минимуме быстродействующих элементов в схеме устройства контроля. С быстродействием, равным или большим быстродействия контролируемого Зу должны работать обе схемы сравнения, датчик случайных чисел, триггер неисправности и элементы Й, Связь. генератора тактовых импульсов через первый элемент И с остальной схемой устройства и блокировка тактов .в момент несравнения кода, считанного из контролируемого блока памяти,с кодом в регистре эталона при совпадении регистра адреса и датчика случайных чисел обеспечивают фиксацию состояний. датчика и регистров адреса и эталона на момент,обнаружения отказа. Проиндицировав состояния регистров адреса., эталона и датчика случайных чисел на момент возникновения неисправности, можно определить номер отказавшей ячейки, номера разрядов, в которых возникла неисправность, и характер отказа.

Формула изобретения

Устройство для автоматического контроля блоков памяти, содержащее

610180

Составитель В. Крылова

Редактор Л. Утехина Техоед 3.ЧУжик Корректор Н. Тупица

Заказ 3021/42 Тираж 717 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035 Москва Ж-ЗВ, Раушская наб. д. 4 5

Филиал ППП Патент ™, г. Ужгород, ул. Проектная, 4 генератор тактовых импульсов, триггер неисправности, блок сравнения, элементы И, элемент задержки, элемент

ИЛИ, причем выход генератора тактовых импульсов соединен с первым входом первого элемента И, второй вход которого соединен с выходом триггера неисправности, выход первого элемента И соединен с первым входом контролируеМого блока памяти, выход которого соединен с первым входом блока сравнения, выход блока сравнения соединен с первым входом второго элемента И, выход которого соединен с нулевым входом триггера неисправности, вход пуск устройства соединен с первым вхбдом элемента ИЛИ и с единичным входом триггера неисправности, выход элемента задержки соединен с первым входом третьего элемента И, выход которого соединен со вторым входом элемента ИЛИ®

7 о т л и ч а в щ е е с я тем, что, с целью повышения достоверности контроля и сокращения аппаратурных затрат, в устройство введены датчик случайных чисел, дополнительный блок 25 сравнения, регистр адреса, регистр эталона, блок ввода, триггер режима и четвертый элемент И; причем выход первого элемента И соединен с первы- . ми входами датчика случайных чисел и блока ввода, второй вход которого соединен с выходом элемента ИЛИ, а выход — со вторым входом датчика случайных чисел, со входами регистра адреса, регистра эталона и триггера режима; единичный выход триггера режима соединен. с первым входом четвертого элемента И., выход которого соединен со вторым входом контролируемого блока памяти, третий вход ко-:срого соединен с выходом датчика. случайных чисел и с первым входом дополнительного блока сравнения, второй вход которого соединен с выходом регистра адреса, а выход — со вторыми входами четвертого и второго элементов И, со входом элемента задержки; выход регистра эталона соединен со вторым входом блока сравнения и с четвертым входом объекта контроля„. нулевой выход триггера режима соединен с третьим входом второго элемента И, а выход триггера неисправности — со вторым входом третьего элемента И.

Источники информации, принятйе во внимание при экспертизе:

1. Авторское свидетельство СССР

9 377738, g 06 F 15/46, 1970.

2. Авторское свидетельство СССР

O 238236, (Ь 06 F 11/00, 1967.