Устройство для контроля логичесикх узлов

Устройство для контроля логичесикх узлов

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБР ЕТЕ Н И Я

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Саветскик

Социалистических

Республик (61) Дополнительное к азт. сзид-ву— (22) Заявлено 16.03.76 (21) 2334481/18-24 с присоединением заявки X<2— (23) Приоритет— (43) Опубликовано 36Л6.78. Бюллетень ¹ 24 (45) 3ата опубликования описания 06.06.78 (511 <1.Кл."- С< 06 F 11,,04

Гасударственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УЛЬ, 581.326.7 (088.8) (72) Авторы изобретения

C

И. A. Бараков и П. А. Чукреев (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ЛОГИЧЕСКИХ УЗЛОВ

Уст<ройстзо относ<ится к облает;t вы<титл<ительной техн<ики, в частности к системам програм<м<ного контроля.

Известно уст<ройство .для контроля логических узлов, содержащее блок оперативной па- 5 мяти, адресный коммутатор, блок управления, блок генерации стимулирующих воздействий, блок коммутации сти<мулирующих воздействий, блок выявления неисправностей и блок анализа не<исправностей <и логической ооработки, которые на,рабочей частоте подают стимулирующие,в<оздействия <на объект контроля, контролируют нал ич<не <или отсутствие сигналов на выход<ах тех или и<ных цепей испытуемого объекта (1). 15

Та<кое устройство не обеспечивает...napa». т<рического контроля выходных сигналов, а следовательно, .не удовлетворяет требования<м, предъявляемым к полноте контроля цифровых устройств, создаваемых промышленчостью. 20

Наиболее близким техническим решением к изобретению является устройство для .коитроля логическ<их узлов, содержащее блок выявления .неисправностей, блок анализа неисправностей и логической обработки, блок 2Э оперативной памяти, адресный коммутатор, блок управления, блок генерации стимулирующих воздействий, блок ко<ммутац<ни сти<мулирующих -воздействий, блок пороговых элементов и блок,временчой селек- З0 пни, причем первый зыход блока выявлен<ия неиспразчостей соед<и<не<н с первым входом блока анализа леисл<разностей и логической обработки, .второй вхо<д которого соединен с первым выходом адресного коммутатора, третий вход соединен с первым выходом блока оперативной,памяти, а выход — с входом адресного ком<мутатора. Второй выход блока выявления неисправ<ностей <соединен с лервым входом блока операпивной памяги, второй вход ко-.îpîã0 соединен с вторым выходом адресного коммутатора. Второй и третий выхо<ды блока оперативной памяти соединены с первым и <вторым вхо<дами блока управления, первый и второй зыхо<ды которото соединены с первым и вторым входами блока генерац<ии стимулирующих воздействий, третий вход которого соединеи с четвврты<м зыхо<дом блока операти<в<ной памяти, первый выход сое<динен c IIGpBbIM входо<м блока .выявления неисправностей, три других выхода через блок коммутации стимулирующих воздействий соединены с выходами устройства (2).

В этом уст<ройстве осуществляется лишь контроль залаздывания сигнала, а сигналы, следующие в расчетные моменты времени и с опереже<н лем, пропускаются для анализа в ам<плитудный селектор. Однако олережение сигнала не менее опасно, чем его за<паздыванле, поэтому зо многих случаях преднамеренно вво613324

Т формацию для формирования следующей последовательности стимулирующих IBîçäåéñòзий.

Во всех случаях,несоответствия кодов, сформированных з блоках 15 и 7, блок 13 а налила неиспра=:-:îñòåé и логической обраоотки

oIIIpàäåëÿåò зыходные цепи, сигналы з которых вышли за пороговые значения, и задает режим для по чедующих испытаний.

Таким образом, .предложенное устройство обеспечивает параметрический контроль сигналоз, что повышает полноту кочтроля логических узлов.

Ф о р " у ",а:"и з о б р е т е н и я

Устройство для контроля логических узлов, содержащее блок выявления неисправностей, блок анализа неиспр.аьностей и логической обработки, блок оперативной памяти, адресный коммутатор, блок управления, блок генерации стимулирующих воздействий, блок коммутации стимулирующих воздействий, блок,пороговых элементаз и блок временной селекции, ар ичем пер вый выход блока выявления неисправностей соединен с первым входом блока анализа неисправностей и ло;.ической обработки, второй вход,которого соед«не«с первым выходом адресного коммутатора, третий вход соединен с первым выходом блока оперативной памяти, а выход соединен с входом адресного коммутатора, второй выход блошка выявления нелспр авностей,соединен с первым входом бло с3 оперативной памяти, второй вход которого соединен с вторым выходом адресного коммутатора, второй и третий выходы блока оперативной .памяти соединены с первым и

5 зторьгм входаии блока управления, первый и второй выходы которого соедичены с первым н вторым входами блока гечерации стимулирующих воздействий, третин вход которого соединен с четвертым выходом блока оперативнои памяти, первый выход соединен с первь:м входом блока выявления неисправностей, три других выхода через блок коммутации стимулирующих воздействий соединены с выx=дами устройства, о т л и ч а ю щ е е с я тем, !

5 что, с целью ловышения полноты контроля в устройство введен блок формирования кода реакции, причем входы устройства через блок пороговых элементов соед: -iB«br с первым входом блока форм.ковач: я кода реакции, 20 первый .и второй входы олока временной ice-.åêöèè соединены соответственно с третьим эь:ходом блока управления и с пятым выходом блока оперативной памяти, выходы блока временной селекции соединены соответст25 ненно,с входом блока пороговых элементов и с,зторым входом блока формирования кода реакции,,выход которого соединен с вторым входом блока выявления неисправностей.

30 Источники .информации, принятые во вниirание при экспертизе:

1. Авторское свидетельство СССР

М 469971, кл. G 06 F 11/00, 1973.

2. Авторское свидетельство СССР

35 № 273342, кл. G 01 R 3I/28, 1969.