Устройство для преобразования избыточного двоичного кода в код со смешанным основанием

Устройство для преобразования избыточного двоичного кода в код со смешанным основанием

Иллюстрации

Показать все

Реферат

 

О П O È Å

Союз Советских

Социалистических

Республик (11) 618737

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свил-ву. (22) Заявлено 27.10. 75(21) 2184469/18 24 с присоединением заявки № (23) Приоритет (43) Опубликовано05.08.78.Бюллетень № g (45) Дата опубликования описания 30.06,78 г (51) М. Кл.

G06 F 5/02

Госудаастаенный комитет

Соавта Мнннстроа СССР ао долам изобретений и открытий (53) УЛК 681.326 (088.8) (72) Авторы изобретения

В. И. Жабин, В. И. Корнейчук, В. П. Тарасенко и А. А. Шербина

Киевский ордена Ленина политехнический институт им. 50-летия

Великой Октябрьской социалистической революции Министерства высшего и среднего специального образования УССР (71) Заявитель (54 УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ИЗБЫТОЧНОГО

ДВОИЧНОГО КОДА В КОД СО СМЕШАННЫМ

ОСНОВАНИЕМ

Изобретение относится к области авгоматики и вычислительной техники и может быть применено в устройствах с использованием различных систем счисления.

Известно устройство для преобразования кодов, содержащее сдвиговые ригистры на статических триггерах и логические блоки коррекции (1).

Однако такое устройство позволяет тп выполнять преобразование только неи:ъбыточньтх двоичных чисел, Наиболее близким техническим решением к изобретению является устройство для преобразования кодов P), содержащее 0 последовательно соединенных сдвиговых регистров, гт блоков коррекции.

Первый вход т -го (т 2-)т ) блока коррекции соединен с выходом старшего разряда (1 - 1 )-го сдвигового регтв 2О стра, а первьгй выход т -го блока коррекции — с управляющим входом q -го сдвигового регистра. Выход tl -го сдвигового регистра соединен с первым входом первого блока коррекции. Первый 2. выхоп блока управления соединен со входами сдвига всех регистров сдвига.

Недостатком этого устройства является отсутствие воэможности преобразования исходного кода в код со смешанным произвольно заданным основанием.

Предлагаемое устройство отличается тем, что в него дополнительно введены

f1 сумматоров связанных с соответствующими сдвйговыми регистрами, П регистров основания, выходы которых соединены с информационными входами соответствующих сумматоров, элемент ИЛИ, входы которого соединены с выходами первого блока коррекции, триггер исходного состояния и три элемента И. Первые входы элементов И соединены со вторым выходом блока управления, вторые входы первого и второго элемента И соединены с единичным и нулевым выходом триггера исходного состояния ссответственно, третьи входы соединены с входной шиной приема положительной единицы, а выходы - со входами сложения первого и второго разрядов первого сдви618737

5

1 записаны единицы триггер 5 находится в состояниу»0», вкаждом i -ом регистре основания 2 записано число P- -1

1 ° где Р1 - "основание -й цифры. Число разрядов 6„в каждом i -ом регистре 1, регистре 2 и сумматоре 3 должно удовлетворять условию. и может быть разным.для разных 1

В каждом цикле на вход устройства поступает очередная цифра двоичного числа. Наличие сигнала на первой входной шине означает, что принимаемая цифра равна 1, наличие сигнала на второйвходной шине, что прини аемая цифра равна Т, нулю соответствует отсутствие сигналов на обеих входных шинах. В каждом цикле вычесления блок управлейия 10 вырабатывает последовательность иэ четырех управляюших сигналов Tl, Т2, ТЗ, Т4 (номер сигнала соответствует нок ру выхода блока управления 10), По сигналу Tl осушествляется сдвиг влево на » один разряд содержимого регистров 1. Сип- д нал Т2 поступает на входы элементов И 7-9 и разрешает прием очерепно . цифры преобразуемого ч сла, который заключается в том, что в первый регистр 1 прибавляется или вычитается единица. Причем если в первом цикле принимается цифра равна 1, то онв прибавляется ко второму разряду первого регистра 1, поскольку триггер

5 находится в состоянии "0". В дальнейшем прием очередных цифр 1 происходит путем йрйбавления едияицьг в первьтя — ри =-= ряд 1 первого регистра 1, так как следуюший управляюший сигнал ТЗ в первом же такте; устанавливает триггер 5 в состояние 1". Прием цифры Т всегда сос- 40 тоит в вычитании единицы иэ первого разряда первого регистра 1. По сигналу

ТЗ осушествляется выдача на сумматоры 3 содержимого всех регистров 1 и

2, причем если в знаковом разряде 4-го 45 регистра 1 записана единица, то содержимое

1 -го регистра 2 передается на сумматор 3

6 в прямом коде, а если нуль, то в обратном.

Во время суммирования работа блоков коррекции состоит в том, что они либо объединяют отдельные сУмматоры 3, охватывая их единой цепочкой циклического переноса иэ стсршего разряда в младший(в случае, если значение знаковых (старших) разрядов соответствуюших им регистров l совпадает со значением знака всего числа (ствршего разряда п -го регистра 3), либо наоборот разоби ают сумматоры 3, охватывая кажпый иэ них собственной цепочкой

KftKJIH÷åcêîãñ перенос l (в случае, если знак всего числа и знак регистра 1, соответствующего данному сумматору, различны), Кроме того, во время суммирования к содержимому -го регистра 1 может прибавляться единица по сигналу, либо вычитаться единица по сигналу 1 -ro блока коррекции. С задержкой на время срабатывания сумматора 3 и регистров 1 после сигнала ТЗ блок управления 10 вырабатывает управляюший сигнал Т4, который поступает на входы Х всех блоков коррекции. При этом, если значение старшего (знакового) разряда i — го сумматора 3 совпапает со значением старшего разряда

n -ro регистра 1 (знака всего числа), -й блок коррекции вырабатывает сиг3 нал, по которому происходит прием кода сумматора 3 на а -й регистр.1.

Для выполнения преобразования необхопиI мо выполнить m циклов, rge rn - разрядность двоичного числа. —.Ясмвую гаа ьл У Ф В..ЯЪ » — дом .регистре и сумматоре преобразователя кода равно шести. Необходимо выполнить преобразование двоичного числа 101011101 в неоднородную систему счисления с основаниями 14, 2, 3, 5 и 10. Результатом такого перевода должно быть число 00 1 2 4 9.

Работа устройства для данного числового примера поясняется табл. 1, гпе

ИС-исходное состояние, а — принимаемая цифра двоичного числа.

618737

Таблица, 11икл

Упр. сигБлок нал рег. 1 111111 111111 111111 111111 111111

per. 2 001101 000001 000010 000100 001001

1 Tl рег. 1 111111 111111 111111 111111 llllll

Т2

Т3 сум 3 110010 111110 111101 111011 110111 рег. 1 000000 000000 000000 000000 000001 с рег. 1 000000 000000 000000 000000 000001

Т4

per. 1 000000 000000 000000 000000 000010

2 Tl рег. 1 000000 000000 000000 000000 000010 О из рег. 1 110010 111110 111101 111011 110110

Т2

Т3 сум. 3 110010 111110 111101 111011 111000 рег, 1 000000 000000 000000 000000 000010 рег. 1 000000 000000 000000 000000 000010

Т4

per. 1 000000 000000 000000 000000 000100

per. 1 000000 000000 000000 000000 000101 1 из рег. 2 110010 111110 111101 111011 110110

3 Tl

Т2

ТЗ сум. 3 110010 111110 111101 111011 111011 рег. 1 000000 000000 000000 000000 000101 рег. 1 000000 000000 000000 000000 000101 рег. l 000000 000000 000000 000000 001010 рег. 1 000000 000000 000000 000000 001010 О из рег. 2 110010 11111.0 111101 111011 110110

Т2

ТЗ сум, 3 110010 111110 111101 111100 000000 рег. 1 000000 000000 000000 000001 001010 рег, 1 000000 000000 000000 000001 000000 рег. 1 000000 000000 000000 000010 000000

5 Tl

Т2 рег. l 000000- 000000 000000 000001 llllll 1 из рег. 2 110010 111110 111101 111011 001001 сум. 3 110010 111110 111101 111100 001001 рег. 1 000000 000000 000000 000001 111111

per. 1 000000 000000 000000 000001 ОР1001 рег. 1 000000 000000 000000 000000 000001 1 из рег. 2 +110010 111110 111101 111011 110110

618737

Продолжение таблицы

Уир.

Иикл сигнал

Е лок

000010 010010 рег. 1 000000 000000 000000 рег, 1 000000 000000 000000 из рег. 2 110010 111110 111101

6 Tl

00001 0 01 0001 1

111011 110110 сум. 3 110010 111110 111101 111110 000111 рег. 1 006000 000000 000000 000011 010001 рег. 1 000000 000000 000000 000011 000111

Т4

Tl

Т2 рег. 1 000000 000000 000000 ООГ91 1 О 001 1 1 0 рег. 1 000000 000000 000000 000110 001111 1 из рег. 2 110010 11111О 111101 111011 ll0110 сум. 3 110010 111110 111110 000010 000101 рег. l 000000 000000 000001 000111 001111

Т4 рег. 1 000000 000000 000001 000010 000101

Тl рег.1 000000 000000 000010 000100 001010 рег. 1 000000 000000 000010 000100 001010 0 из per. 2+ 1100 0

Т2

l сум. 3 110010 111111 000000 000000 000000 рег. 1 000000 000000 000011 000101 001010

Т4 рег. 1 000000 000001 000000 000000 000000 рег. 1 000000 000010 000000 000000 000000

Т2

ТЗ рег. l 000000 000001 111111 111111 111111 нз рег. 2 110010 111110 000010 000100 001001 сум. 3 110010 111111 000010 000100 001001 рег. 1 000000 ООООО1 111111 111111 111111

Т4 рег. 1 000000 ООООО1 000010 000100 001001

Таким образом, предлагаемое устрой- 46 ство позволяет выполнять преобразование чисел из избыточного двоичного кода с цифрами 1, О, 1(неизбыточный дво,ичный код с цифрами О и 1 является его частным случаем) в однородную или неоднородную систему счислении с произвольными основаниями в каждом разряде. При этом замена оснований системы счисления не требует внесения изменений в конструкцию устройства.

Рспользов;,пие предлагаемого устройства для перевода чисел в систему счисления с нечетными основаниями не снижает быстродействия и не требует усложнения схемы. 55

Формула изобретения

Устройство для преобразования избыточного двоичного кода в код со смешан60 ным основанием, содержашее ц последовательно соединенных сдвиговых регистров, и блоков коррекции, причем вход

-го (t = 2 вЂ, tl ) блока коррекции соединен с выходом старшег разряда (1 — 4 ) - o сдвигового регистра, а первый выход 1 -го блока коррекции — с управляюшим входом 4 -го сдвигового регистра, выход и -го сдвигового регис;ра соединен с первым . входом первого блока коррекциг, и блок управления,,ервый выход которого соединен сс входами сдвига всех сдвиговых регистров, о т л и ч а ю ш е е с я; тем, что, с целью расширения функциональнь х возможностей, в него введены tl сумматоров, связанных с соответсгвуюшими сдвиговыми регистрами, 0 регистров основания, выходы которых соединены с информационными входами соответствую618737

ПНИИПИ Заказ 4261/40 Тираж 826 Подписное

Филиал ППП "Патент, r. Ужгород, ул. Проектная, 4 щих сумматоров, элемент ИЛИ, входы которого соединены с выходами первого блока коррекции, триггер исходного состояния и три элемента И, первые входы которых соединен со вторым выходом блока управления; вторые входы пе р" вого и второго элементов И соединен с единичным и нулевым выходом триг ера исходного состояния соответсгвенпо, третьи входы соединены с входной шиной приема положительной единицы, а выходы — со входами сложения первого и второго разрядов первого сдвигового регистра соответственно; второй вход третьего элемента И соединен с входной шиной приема отрицательной единицы, а выход — с входом вычитания первого сдвигового регистра; выход старшего разряда 1 -го (1 —. 1 ) сумматора соединен со вторым входом 1 -го блока коррекции, выход переполнения -го сумматора (1 = 1 -. и ) через третий вход и второй выход (1 . 4 } -го блока коррекции соединен с входом первого разряда (i + Х ) -го сумматора; выход старшего разряг I 4 -го сдвигового регистра (5 е 4 †: и ) соединен со входом прямой или инверсной передачи регистра основания; в х(.л старшего разряда

ll -го сдвигового регистра соединен с четвертыми входами всех блоков коррекции и с первым входом первого блока коррекции, входы передачи кодов всех сдвиговых регистров и всех регистров оснований соединены с третьим выходом блока управления, четвертый выхоп которого соединен с пятыми входамн Ьсех блоков коррекции, шестой вход

-го блока коррекции (1 = 2 †. И ) соединен с третьим выходом (1 — 4 )-га блоха коррекции; третий выход второг >лока коррекции соединен с входом первого разряда первого сумматора; выход переполнения И -го сумматора соединен:. шестым входом р -го блока коррекции и третьим входом первого блока коррекции.

Исто .ники информации, принятые во внимание при экспертизе.

l, Авторское свидетельство СССР

14 144642, кл. 506 F 5/02, 1965.

2. Патент Великобритании

К. 1257075, кл. C 4 А, 1972.