Устройство синхронизации по циклам

Устройство синхронизации по циклам

Иллюстрации

Показать все

Реферат

 

Ь i )фМ " gyp

О П И C "А" Н" МИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Реслублик (11) 618858

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 01.06.76 (21)2366498/18-09 с присоединением заявки № (23) Приоритет (43) Опубликовано 06.08.78. Бюллетень № 29 (45) Дата опубликования описания ц,. от щ (51) М. Кл

Н 04 Ь 7/08

Государственный комитет

Саавта Министров СССР по делам изооретений и открытий (53) УДК 621 394 .662(088.8) (72) Авторы изобретения

Г. В. Коновалов, 3. И. Лангуров и Г. С. Рудская (71) Заявитель (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ПО ЦИКЛАМ

Изобретение относится к радиотехнике и может использоваться в источниках питания, в приемниках информации для обеспечения синхронизма.

Известно устройство синхронизации по циклам, содержащее последовательно соединенные делитель, элемент ИЛИ и регистр сдвига, вход и выходы которого соединены с соответствующими входами блока опробования и памяти, выходы которого через блок управления соединены с управляющим входом делителя и вторым входом элемента

ИЛИ (1).

Однако в этом устройстве при неравновероятных позициях начала поиска синхронизма требуется большое время на его восстановление.

Цель изобретения — уменьшение времени вхождения в синхронизм.

Для этого в устройство синхронизации по циклам, содержащее последовательно соединенные делитель, элемент ИЛИ и регистр сдвига, вход и выходы которого соединены с соответствующими входами блока опробования и памяти, выходы которого через блок управления соединены с управляющим входом делителя и вторым входом элемента

ИЛИ, введены коммутируемый счетчик, два

2 элемента И, триггер, счетчик ошибок и узел формирования сигналов «Сброс», при этом дополнительный вход делителя через последовательно соединенные первый элемент И, счетчик ошибок и узел формирования сигналов «Сброс» подключен к входам «Сброс»

5 блока опробования и памяти, триггера, счетчика ошибрк и коммутируемого счетчика, к двум другим входам которого подключены управляющие выходы блока управления, а выход подключен ко входу триггера и ко второму входу узла формирования сигналов «Сброс», причем ко входам второго элемента И подключены соответственно выход одного из разрядов регистра сдвига и дополнительный вход делителя, управляющий вход которого подключен к третьему входу узла формирования сигналов «Сброс», а выход — к первому дополнительному входу блока управления, к второму дополнительному входу которого подключен первый выход триггера, а второй выход триггера соединен с входом первого элемента И, второй вход которого соединен с дополнительным выходом блока опробования и памяти.

Кроме того узел формирования сигналов

«Сброс» состоит из трех выходных формирователей импульсов, двух ключей и триг 5 гера, причем выходы триггера подключены

618858 к одному из Входов днуx как)чс 3п, Ij)3 i IIГ входы которых обьедппепы II н )ляк»ся входом узла формирования сигна,п>в «(.ol)I)c», выход первого ключа является îдппм пз выходов «Сброс» узла форми рова пня си иналов «Сброс», а выход второго клк>чы подключен к одному из входов первого, второго выходных формирователей им пульс on и триггера, другой вход которого объединен с управляющим входом первого ключа и . )0 входом третьего выходного формирователя импульсов и является вторым входом узла формирования сигналов «Сброс», а второй вход первого выходного формирователя импульсов является третьим входом узла формирования сигналов «Сброс». 15

На чертеже приведена структ)рная >,Icктрическая схема предложенного устройства.

Устройство синхронизации по циклам содержит последовательно соединенные делитель 1, элемент ИЛИ 2 и регистр 3 сдвига, вход и выходы которого соединены с соот20 ветствующими входами блока 4 опробования и памяти, выходы которого через блок

5 управления соедипепы с управляющим входом делителя и вторым входом элемента

ИЛИ 2, коммутируемый счетчик 6, два эле- 25 мента И 7, 8, триггер 9, счетчик 10 ошибок и узел 11 формирования сигналов

«Сброс». При этом дополнительный вход делителя I через последовательно соединенные первый элемент И 7, счетчик 10 ошибок и узел 11 формирования сиги )лов

«Сброс» подключен к входам «Сброс» блока

4 опробования и памяти, триггера 9, счетчика IO ошибок и коммутируемого счетчика 6, к двум другим входам которого подклю 30ны управля)ощие выходы блока 5 управле3S ния, а выход подключен ко входу триггера 9 и ко второму входу узла формирования сигналов «Сброс» !. Причем ко вх3>дам второго элемента И 8 подключены соответственно выход одного из разрядов регистра 3 сдвига и дополнительный вход де- 40 лителя 1, управляющий вход которого )н>дключен к третьему входу узла 11 I(op»III>ования сигналов «Сброс», а выход — к первому дополнительному входу олока 5 управления, к второму дополнительному входу которого подключен первыи выход трнгге45 ра 9, а второй выход триггера 9 соединен с входом первого элемента И 7, второй вход которого соединен с дополнительным I>hlxoдом блока 4 опробования и памяти.

Кроме того узел 11 формирования сиг- 50 налов «Сброс» состоит из трех в ixopII»i>; формирователей 12 — 14 импульсов, двух I<;Iioчей 15, 16 и триггера 17, причем выходы триггера 17 подкл>очены к одному из входов двух ключей 15, 16, другие входы которых объединены и являются входом узла 1! формирования сигналов «Сброс», выхо с первого ключа 15 является одним из выходов

«Сброс» узла 11 формирования сигналов

«Сброс», а выход второго ключа 16 подключен к одному из входов первого, второго

4 выходных формирователей импульсов 12, 13 н триггера 17, другой вход которого объединен с управляюшим входом первого ключа 15 и ьходом третьего выходного формирователя 14 импульсов и является вторым входом узла формирования сигналов «Сброс> !

1, а второй вход первого выходного формирователя импульсов 12 является третьим н.со,«>м узла 11 формирования сигналов

«(:орос». Блок 4 опробования и памяти сои ржпт элементы 18 — 22 опробования и элемснты 23 — 27 памяти.

Устройство работает следующим образом.

В установившемся режиме, когда синхронизм по циклам обеспечен, управляемый делитель 1 осуществляет деление тактовой частоты до частоты следования циклов, в результате C pro выхода поступают цикловые импульсы, период следования которых соответствует периоду чередования «единиц» и «нулей» синхросигнала в принимаемом цифровом сигнале.

Цикловые импульсы с выхода управляемого делителя 1 через элемент ИЛИ 2 постуча)от на регистр 3 сдвига, а с одного из выходов 1>CIIICTpn 3 сдвига через элемент

И 8 - — на выход устройства, где они нспользук)тся для фазпровапия приемного распределителя цифровой системы связи.

С выхода элемента ИЛИ 2 цикловые импульсы поступают на вход первого элемента опробования 18 блока 4 опробования и памяти, а с выходов регистра 3 сдвига — на

cI>o TBc TcTBóþøèå входы последующих элеl3IBIIToB опробования 19 — 22 блока 4 опрооования и памяти.

Временное положение цикловых импульсов на входе первого элемента 18 опробоnÄiiIII3I соответствуют временному положению импульсов на выходе управляемого делителя 1, цикловые импульсы на входе второго элемента !9 опробования задержаны в peIIIcTpc 3 сдвига на интервал времени, соотn(>Tern) югций одной Hl iri . IBCBOÉ цип принимаемого цифрового сигнала, задержка цпкловых импульсов на входе третьего элемента 20 опробования равна временному интервалу двух импульсных позиций ит.д. (.оответственно цикловые импульсы, поступающие на вход последнего P-ого элемента 22 опробования, задержаны относительно цикловых импульсов с выхода управляемого делителя 1 на интервал времени, равный временному интервалу в P — 1 импульсных позиций принимаемого цифрового сигнала.

На вторые входы всех элементов 18—

22 опробования поступает один и тот же принимаемый цифровой сигнал, так что за счет задержки цикловых импульсов в регистре 3 сдвига элементы опробования ocyIIlccTBляют в каждом цикле опробование P соседних импульсных позиций принимаемого цифрового сигнала. При этом фаза цикловой последовательности с выхода управляемого .ц пиrc IB 1 устанавливается таким образом, 618858

60 что в установившсчся режиме символы синхросигнала опробу(отс51 средним элементом

20 опробования, а остальные элементы пробования опробуют импульсные позиции принимаемого цифрового сигнала, соседние синхропозицип справа и слева.

В установившемся режиме сигналы с выхода триггера 9 обеспечивают поступление цикловых импульсов через элсмент И 8 на выход устройства и Ipoxo)k.f IIHQ импульсов ошибок с выхода среднего элемеkllа 20 опробования через элемент И 7 на вход счетчика 10 ошибок.

Ка)кдый из элементов опробования работает таким образом, что импульсы сигна Id ошибки на его выходе отсутствуют только при строгом чередовании «03(If(if)ö» и «нул<й» на .ofip0030xlflx импульсных позициях приничаечого цифр< Ного сигня.lя. 1хаждое на()у п(ение 1ерсдов 15{ил, т. е. Нояl). Iolln(Г1Г)дряд на опробуемых позициях двух сичволов

«ЕДИНИЦЯ» ИЛИ .(13У.Х Cll)iBOЛОВ «Н(ЛЬ», ВЫЗЬ!васт появление на выходе элсче(ггя Опрооования импульса сигнала оп:ибк(1.

В уста((опившемся рс f<èxfñ по.(держания синхронпзма Ilo циклам через кя)кдь(е <Ч циклов, где М вЂ” еч кос Tl, ком мути руе)ч о(о счетчика 6, с его выхо.l;1 поступают импульсы, которые пройдя (pop)IHpok);ITo 14 импульсов, осуп(ествля(Гл сброс счетчика 10 ошибок, ечкость которого меньше М. Поэтому В уста новиВшс)1с51 1р(гжпмc отд(льные нарушения чередования (»Ifxpoc»xff)03013, ооусловленны(возд(иствисч по,)ех Ild принимаемый групповой сигнал, кяк 11р(113ило, не приВОДЯТ k НОЯ ВЛ< if lllo H (Ill% .I I СЯ Hd Bl (ХОДР СЧЕТчика О О!Ипбок.

Если же 3а отчеряемый комму) ируемым счетчикоч 6 интервал f)p«)fe«ff в М циклов будет ичеть место Х о(н;(бок черетовяния, то на выходе счет<и(кя 1(1 ошибок образуется имг льс, который поступает на узел 11 формирования сигналов «(брос». В узле 11 (QOp%fIIpOi3dIIH5I (пгllя.(ов <(.<)poo» Tpnf p 17 переключения уста(инлсl! импульсом с в lxoда коммутируемого счсT llfkd 6 в такое положение, при котором опкрыт ключ 16 и закрыт кл(оч 15. Соот(30)(твенно импульс с выхода счетчика 10 ol! Ибок проходит ключ

16 и через формирователи и)(пульсов 12, 13 осуществляет сброс к<)х(мхтпруемого счетчика 6 и элементов 23--27 памяти и устанавливает триггер 17 переключения в Iioложение, при котором закрывается ключ 16 и открывается ключ. 15.

Если появление импульса на выходе счетчика 10 ошибок произошло не из-за потери синхронизма, а из-за ошибок чередования синхросигнала, обусловленных помехами, то маловероятно, что в слсду101цем отмеряемом коммутируемым счетчиком 6 временном интервале в М циклов опя" ü будет обнаружено IXI ошибок Hep(XTOI)dIIH5I синхросимволов.

И если этого не происходит, то есть, если на выходе счетчика 10 ошибок не образуется импульс, то импульс с выхода коммути

)0

55 руемого счетчика 6 возвращает триггер 17 переклк)чения в llpcH

Импульс с выхода коммутируемого счетчика 6, пройдя через формирователь .М имnóëbcов, осуществляет так)ке сброс счетчика 10 ошибок. Если же имеет место потеря циклового сипхронпзмя, то после появления на выходе счетчика 10 ошибок первого импульса следует ожидать, что на М циклов будет снова обнаружено не менее чем Х ошибок, чередования символов на позициях, опробуемых третьим элементом 20 пробоваНИ Я.

В этох(случае снп(ал с выхода счетчика

10 olllffooi< позволяет пройти импульсу с вы. одя коммутируемого счетчика 6 через ключ

15 и переключить триггер 9 в положение, соответствующее режиму поискd. Элементы

23 — 27 памяти при этом не сбрасываются, и, таким образом, в момент перекл(очения триггера 9 в режим поиска элементы 23--27 памяти содержат информацию о том, имели или не имели место ошибки чередования символов на импульсных позициях, опрооуемых элементами 18 — -22 опробования в течение предшествую(цих M циклов, В режиме поиска сигналы с выхода триггера 9 запрещают прохождение импульсов через элементы И 7, 8 и разрешают прохождение через блок 5 управления импульсов списывания на вход коммутируемого счетчика 6. Коммутируемый счетчик 6 в режиме поиска осуществляет подсчет числа чередОвания «единиц» и «kfóëåé» на позициях, опробуемых первым элементом 18 опробования.

Если в момент переключения триггера 9 в режим поиска какой-либо элемент памяти

23 — 27 зафиксировал чередование «еди13иц» и «нулей» в течение предшествующих М циклов, то в режиме поиска корректирование управляемого делителя 1 осуществляется таким образом, чтобы после корректирования позицию, где имело место чередование «единиц» и «нулей», опробовал бы первый элемент 18 опробования. При этом если чередование символов обнаружено двумя или несколькими элементами памяти, первый элемент 18 опробования начинает опробовать позицию, на которой ранее было обнаружено чередование символов элементом опробования с меньшим номером.

Корректирование управляемого делите. ля 1 осуществляется блоком 5 управления на столько импульсных позиций, сколько пол, ряд элементов опробования обнаружат ошибки чередования символов, причем в результате корректирования первый элемент

18 опробования начинает опробовать ту из импульсных позиций принимаемого цифрового сигнала, из которой ранее было обнаружено чередование символов элементом опробования с меньшим номером.

618858

Если после потери циклового синхронизма новое положение синхронизма оказывается вблизи прежнего, то соответствующий из элементов 18 — 22 опробования в течение

М циклов, предшествующих переключению триггера 9 в режим поиска, не обнаружит ошибок чередования. Соответственно после переключения триггера 9 в режим поиска и поступления с его выхода разрешающего сигнала на узел управления 5 осуществляется 10 корректирование управляемого делителя 1, после чего синхросигнал начинает опробовать первый элемент 18 опробования.

Через М циклов коммутируемый счетчик

6 фиксирует чередование символов на позиции, опробуемой элементом 18 опробования. При отсутствии в течение М циклов ошибок чередования с элемента 18 опробования на выходе коммутируемого счетчика

6 появляется импульс, переключающий триггер 9 в установившийся режим синхронизма по циклам.

При этом переключении триггера 9 сигнал с выхода этого триггера, поступающий на управляемый делитель 1, осуществляет скачкообразную установку делителя 1 таким образом, чтобы далее в установившемся режиме синхросигнал опробовался средним элементом 20 опробования.

Если же при потере циклового синхронизма оказывается, что новое положение синхронизма не лежит в окрестности прежнего, то после обнаружения этого факта по данным элементов 23 — 27 памяти начинается ускоренный поиск нового положеник. синхронизма.

Если в режиме поиска все элементы 23—

27 памяти зафиксировали отсутствие чередования и пропустили сигналы ошибок чередования с выходов элементов 18 — 22 опробования через блок 5 управления к управляемому делителю 1, то осуществляется корректидование уп,iавляемого делителя I

40 на P импульсных позиций.

Кроме того, в формирователе импульсов

12 «Сброса» формируется импульс после последнего корректирующего импульса с выхода блока 5 управления, осуществляющий сброс элементов 23 — 27 памяти. 45

Импульс с выхода схемы блока 5 управления, пройдя через элемент ИЛИ 2 и регистр 3 сдвига на входы элементов опробования 18 — 22 обеспечивает то, что начало опробования новых позиций принимаемого цифрового сигнала осуществляется в том

50 же цикле, что и корректирование управляемого делителя 1 сигналами ошибок чередования.

На вновь опробуемых позициях поиск синхросигнала осуществляется таким же образом. Элементы 18 — 22 опробования выявляют ошибки чередования символов на опробуемых позициях, причем импульсы ошибок с их выхода обеспечивают корректирование управляемого делителя 1 на столько импульсных позиций, сколько элементов onробования подряд обнаружили отсутствие чередования символов.

Процесс поиска продолжается до тех пор, пока первый элемент опробования не будет опробовать чередующиеся символы в течение М циклов подряд. После этого на выходе коммутируемого счетчика 6 появляется импульс, переключающий триггер 9 в установившийся режим поддержания синхронизмы.

Затем по сигналу переключения с триггера 9 на управляемом делителе 1 осуществляется скачкообразная подстройка для того, чтобы в установившемся режиме синхропозиции принимаемого цифрового сигнала опробовались средним элементом 20 опробования.

В установившемся режиме с выхода триггера 9 на элементы И 7, 8 подаются разрешающие сигналы, а коммутируемый счетчик

6 переключается в режим счета цикловых импульсов с выхода блока 5 управления.

Предлагаемое устройство позволяет обеспечить быстрое восстановление синхронизма по циклам как в тех случаях, когда новое положение циклового синхронизма находится вблизи прежнего, так и в случаях резких изменений фазы синхросигнала в принимаемом цифровом сигнале.

Положительный эффект ускорения времени восстановления циклового синхронизма предлагаемым устройством достигается

:-:а счет введения новых узлов и связей, а не за счет какого-либо ухудшения других основных показателей установления или поддержания синхронизма. В отличие от устройств, содержащих несколько элементов с пробования и осуществляющих с их помощью параллельный анализ позиций циклов принимаемого сигнала, вероятность лож,ой фиксации состояния синхронизма не возрастает пропорционально числу используемых элементов опробования. Это происходит потому, что как и в известном устройсгве, фиксация нового состояния синхронизма осуществляется по результатам безошибочного опробования чередования символов только одним (первым) элементом опробования.

Формула изобретения

1. Устройство синхронизации по циклам, содержащее последовательно соединенные д литель, элемент ИЛИ и регистр сдвига, в::,îä и выходы которого соединены с соответствующими входами блока опробования и памяти, выходы которого через блок управления соединены с управляющим входом делителя и вторым входом элемента ИЛИ, отличающееся тем, что, с целью уменьшения воемени вхождения в синхронизм, введены к(ммутируемый счетчик, два элемента И, тг иггер, счетчик ошибок и узел формиров ния сигналов «Сброс», при этом допол618858

10

Редактор И.Марховская

Заказ 4275/47

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4 нительный вход делителя через последовательно соединенные первый элемент И, счетчик ошибок и узел формирования сигналов

«Сброс» подключен к входам «Сброс» блока опробования и памяти, триггера, счетчика ошибок и коммутируемого счетчика, к двум другим входам которого подключены управляющие выходы блока управления, а выход подключен ко входу триггера и ко второму входу узла формирования сигналов «Сброс», причем ко входам второго элемента И подключены соответственно выход одного из разрядов регистра сдвига и дополнительный вход делителя, управляющий вход которого подключен к третьему входу узла формирования сигналов «Сброс», а выход — к первому дополнительному входу блока управления, к второму дополнительному входу которого подключен первый выход триггера, а второй выход триггера соединен с входом первого элемента И, второй вход которого соединен с дополнительным выходом блока опробования и памяти.

2. Устройство по п. 1, отличающееся тем, что узел формирования сигналов «Сброс» состоит из трех выходных формирователей импульсов, двух ключей и триггера, причем выходы триггера подключены к одному из входов двух ключей, другие входы которых

5 объединены и являются входом узла формирования сигналов «Сброс», выход первого ключа является одним из выходов «Сброс» узла формирования сигналов «Сброс», а выход второго ключа подключен к одному из входов первого, второго выходных формирователей импульсов и триггера, другой вход которого объединен с управляющим входом первого ключа и входом третьего выходного формирователя импульсов и является вторым входом узла формирования сигналов

«Сброс», а второй вход первого выходного формирователя импульсов является третьим входом узла формирования сигналов

«Сброс».

Источники информации, принятые во вни20 мание при экспертизе:

1. Авторское свидетельство СССР

Ха 279701, кл. H 03 К 7/00, 1964.

Составитель А. Меньшикова

Техред О. Луговая Корректор М. Демиик

Тираж 805 Подписное