Устройство для возведения двоичного числа в степень

Устройство для возведения двоичного числа в степень

Иллюстрации

Показать все

Реферат

 

f,;

О П И С А Н .И Е рц в т

ИЗОБРЕТЕН Ия

Союз Советских

Соцналистммесних

Реснубпин

К АВТОУ СКОМУ СВИДВТВЛЬСТВУ (6т) Дополнительное к авт. свил-ву (22) 3 Явлено О7.О1.77 {21) 2441681/18-24 с присоединением заявки № (23) Приоритет— (43) Опубликовано 15.О9. 785юллетень № 84 (45) Дата опубликования описания 02.08.78

Я (51) М. Кл.

Я О6 F 7/38

Гееударптееииый иемитет

Сееетв Миииетраа СССР пе делам изебретеиий и етирытий (53) УДК 681.325

{О88.8) (72) Авторы изобретения

В. П. Боюн, Л. Г. Козлов и В. М. Михайлов

Институт кибернетики АН Украинской ССР (73) Заявитель

{54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ ДВОИЧНОГО

ЧИСЛА В СТЕПЕНЬ

Изобретение относится к вычислительной технике и может быть применено при построении специализированных вычислительных устройств и функциональных преобразователей информации.

Известно устройство цля возвецения двоичного числа в четвертую степень, соцержащее элементы задержки, цвоичный счетчик, выхоцы которого через первую руппу элементов И соецинены со вхоца1 ми первого сумматора, выхоцы которого через вторую и третью группы элементов

И поцключены ко вхоцам второго сумматора, выхоцы которого через четвертую группу элементов И соецинены со вхоцами третьего сумматора. Оно имеет низкое быстродействие, так как исхоцное число прецставляется в вице поспецователь;ности импульсов, цля обработки кажцого иэ которых в устройстве затрачивается 2П четыре такта. Наиболее близким к изобретению техническим решением является устройство для возведения двоичного числа в степень, содержащее rl — разрядный регистр числа и три суммато - 2S ра, причем выхоц кажцого 1 - го раэряца регистра числа соецинен со вхоцом

{ 1 +1)-го разряца первого сумматора, шина сцвига устройства соединена со вхоцами сцвига регистра числа, первого и третьего сумматоров, первый информационный вхоц устройства соецинен со вхоцом млацшего разряца регистра числа.

Это известное устройство характеризуется большим объемом оборуцования и низким быстроцейсгвием, вызванным послецовательиым характером перецачи информации через цпинную цепочку послецовагельно соециненных блоков.

Uepb изобретения - сокращение объема оборуцования и повышение быстроцейсгвия.

В прецпагаемом устройстве это постигает ся тем, что выхоц < -го раэряца первого сумматора соецинен со вхоцами 1 - го

I и { ) +1)-го раэряцов второго сумматора, выхоц j -го разряца которого соецинен со вхоцом {(+1)-го раэряца третьего сумматора, прямой выхоц Е. -го разряца регистра числа соецинен со вхоцом

-го разряца второго сумматора, инвер624227 (Х ° ) Сцвиг на три разряца 7

2Х +Х (Х+ 1) Сцвиг на оцин- раэряц

Сцвиг на четыре разряда

2Х +2K+1

Сцвиг на цва разряца

2Х+1

2(Х + 1) 00000000

000000

0000

1llllll1

000000

0001

000001

00000010 .

0001

00000001

00000 1

Результат сный BbIxog Ф -го раэряца регистра числа соецинен со вхоцом ((+1)-го разряца третьего сумматора, второй информационный вхоц устройства соецинен со вхоцом мпацшего раэряца первого сумматора, а третий — со вхоцом мпацшего разряца и со вхоцом старших, начиная с (q +2)-ro, разрядов третьего сумматора.

На чертеже прецставпена схема устройства цпя возвецения цвоичного числа в степень. 16

Оно соцержит tf - разряцный регистр

1 числа, сумматоры 2, 3 и 4, первый, второй и третий информационные вхоцы 5, 6 и 7 устройства и шину 8 сцвига.

Начальное состояние регистра 1 и сум- маторов.2, 3 и 4 — нулевое . С прихоцом импульса на шину 8 происхоцит сцвиг содержимого регистра 1 и сумматоров 2, 3 и 4 соответственно на оцин, цва, три и четыре раэряца влево, после чего на информационные вхоцы 5, 6 и 7 устройства поступает очерецной импульс поспецоватепьного коца числа, который осуществляет: во втором такте — цобавпение к соцержимому третьего сумматора 4, второго сум-- матора 3 и первого сумматора 2 уцвоенного (со сцвигом на оцин раэряц влево) 4 коца соответственно из второго 3, первого 2 сумматоров и регистра 1, цобавпение к содержимому второго сумматора

3 и третьего сумматора 4 соответственно прямого и уцвоенного обратного коца регистра 1, а также цобавпение единиц; в млацший разряд первого сумматора 2 по вхоцу 6 с цобавпением ециницы в мпацший и старшие, начиная с (И +2)-го, разряцы третьего сумматора 4; в третьем такте - цобавпение к содержимому вторс го сумматора 3 кода первого сумматора

2 и цобавпение ецинипы в регистр 1 по вхоцу 5; в четвертом такте — цобавпение к соцержимому третьего сумматора 4 уцвоенного (со сцвигом на оцин разряц влево) коца второго сумматора 3.

Носпе четырех g -тактов, гце tf -количество разряцов послецоватепьного-коца числа, в первом 2, во,. втором 3 и третьем

4 сумматорах накапливается текущее значение коца соответственно квацрата, куба и четвертой степени or поспецовательного коца числа, поступившего на информационные вхоцы 5, 6 и 7.

Работа прецпагаемого устройства иллю- стрируется таблицей. ачение коца в сумматорах

624227

Продолжение таблицы

Последсьввтел ный код числа

Значение кода в сдвиговом регистре 1 (Х1 ) Такты

2(Х ° ) з(Х ) 10

0100

0101

001001

00110110

Реэупьтат

001001 011011 01010001

Устройство цпя воэвецения цвоичного чиспа в степень, соцержащее g -разряцный регистр чиспа и три сумматора, причем 4а выхоц квжцого j -го разряца регистра

Ф чиспа соецинен со входом (+1)-го разряца первого сумматора, шина сцвига, устройства соецинена со вхоцами сцвига реПрецпагаемое устройство, по сравнению с известным, имеет меньший объем оборуцоввния за счет исключения части бпоков и бопьшое быстроцействие за счет сокращения числа тактов, затрачиваемых на обработку каждого разряца числа, так как в известном устройстве цпя возвецения в четвертую степень затрачивается цевять тактов, а в прецпагаемом — четыре такта, т.е. быстродействие повышено в 2,25 раза.

Формупа изобре гения

Значение кода в сумматорах

001ООО 00010ООО

001О1О 00010000- 2 Х

1 11 11011-4(2X +i) гистра чиспа, первого и третьего сумме» торов, первый информационный вхоц уст ройствв соецинен со вхоцом мпацшего pseряца регистра чиспа, î r и и ч в ю щ е е с я тем, что, с цепью сокращения обжима оборуцования и повышения быстроцействия, выхоц j -го разряда первого сумматора соецинен со вхоцами 3 -го и (l +

41) -го разряцов второго сумматора, выхоц j — го разряцв которого соецинен со вхоцом (j +1) -го разряца третьего сумматора, прямой выхоц (-го разряца регистра чиспа соецинен со вхоцом i -го разряца второго сумматора, инверсный выхоц ) -го разряца.,регистра чиспв соецинен со вхоцом (i +1)-го разрыв третьего сумматора, второй информационный

BxoQ устройства соецинен Go входом мпацшего разряца первого сумматора, в третий - со вхоцом мпацшего раэряца и со вхоцами старшйх, начиная с (g +2)-го> разряцов третьего сумматора.

624227

Составитепь Н. Шепобанова

Рецактар Л. ЧЪоряяа Техрец Н. Андрейчук Корректерй. Гоксич

Закае 5189/39 Тираж 826 Поцписиое

ЦЯИИПИ Госуцарствениого комитета Совета Министров СССР по цепам изобретений и открытий

113О35, Москва, Ж-35, Раушская наб., ц. 4l6 филиап НПП "Патент, г. Ужгороц, уп. Проектная, 4