Постоянное запоминающее устройство

Постоянное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик (11) G 27543 (61) Дополнительное к авт. саид-ву— (22) Заявлено 01,02,77 (21) 2448556/18-24 с присоединением заявки № (23) Приоритет— (43) Опубликовано 05.10.78.Бюллетень № 37

2 (51) М. Кл.

Я 11 С 17/00

Гасударственный комнтет

Совете )енннстрае СССР еэ денем нзеоретеннй н еткрмтнй (53) УДК 628-327.6 (088.8) (45) Лата опубликования описания 21,08 78

И н эстранец

К. Г. Вълкэв, < НРБ) A. В. Гэродний, В. И. Корнейчук и И. А. Дичка (72) Авторы изобретения

Киевский ордена Ленина политехнический институт имени

50-летия Великэй Окртябрьской социалистической революции (71) За явитель (54) ПОСТОЯННОЕ ЗАПОМИНАЮ!ЦЕЕ УСТРОЙСТВО

Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых вычислительных машинах.

Известно постоянное запоминающее усгрэйство, содержащее числовой блок с большим числом элементов связи (1).

Онэ характеризуется большой потребas oN oe8oc, неравномерностью, о нагрузки иа адресные шины. . Наибэлее близким по . технической сущности к изобретению является постоянное запоминающее устройство, содержащее дешифратор адреса, выходы которого соединены с входами накопителя, и управляющие шины, которые подключены к сумматорам по модулю два 523.

Недостатками ус гройства являются большое число элементов связи; значитель-2о иая разрядность числового блока, низкая надежность работы.

Белью изобретения является повышение надежности, а также уменьшение потреопяемой мощности. 25

Цель достигается тем, чтэ постоянное эапэминаюшее устройство содержит регистр, дополнительные управляющие шины, опии из которых через элементы

И соединены с дополнительными сумматорами пэ модулю два, другие сэединены через дополнительные сумматоры по модулю два, с сээтветствуюшими элементами И, выходы которых соединены с входамн основных н дополнительных сумматоров по модулю два,. а входы подключены к выхэдам регистра.

На чертеже представлена функционалы ная схема устройства.

Устройство содержит дешифратор 1 адреса, накопитель 2 н блок 3 коррекции, построенный на основе сумматоров по модулю два, регистра 4 и элементов И 5.

Накопитель 2 содержит разрядные шины

6, уттравляющие шины 7 и дополнительные управляющие шины 8. Выхэды дешифратора адреса 1 подключены к входам накопителя 2. Дополнительная управляющая шина 8 через группу элементов И 5 подключена к первым входам дополнитель627

Элемент связи

Исходный код

1 71

Э2 Э1 Э1

Э2 33

0001

0001

0001

1111 0111

О 0000 1 1000 1

0 0 0000 0 1000 0 1

01101

0101 0

0101 О

Трансф. код . 0101 О 0001 О O 0000 О 1000 0 1 ных сумматоров по модулю два 10, ко вторым входам которых подключены соответствующие управляющие шины 7. Разрядные шины 6 накопителя 2 подключены к входам основных сумматоров 7ID модулю два 11, выходы дополнительных сумма5 торов по модулю два . 10 соединены через элемент И 5 с соответствующими входами основных сумматоров по модулю два 11.

Выходы регистра 4 соединены через соответствующие элементы И с входами основных 11 и дополнительных 10 сумматоров пэ модулю два. Предварительно преобразованная исходная информация

15 записывается в накопитель 2. Исходная информация предварительно трансформируется с целью уменьшения числа единиц, т,е. числа элементэв связи следующим образом.

Разрядьг кодов записываемых чисел делятся наК5 групп и, если число единиц в данной группе разрядов больше

Значения трансфэрмированных разрядов чисел записываются в элементы связи накопителя 2.

На практике в матрице накопителя 2 после изготовления существуют отказы. котэрые могут быть типа ГЕНЕРАТОР 0 (нулевэй дефект) или ГЕНЕРАТОР 1 ("единичный" дефект) . "Нулевой" дефект имеет место в том случае, если направление возникшего дефекта и направление записываемой инфэрмации сэвпадают (т.е. имеем дефекты ГЕНЕРАТОР 1, и записывается 1), и единичный дефект при разных направлениях отказа и записываемого бита.

В случае, если в местах, где необходимо записать разряды данной группы для бэльщинстJY и ва чисел возникла комбинация нулевых и еди50 ничных дефектов, можно Осуществить такую коммутацию в блоке 3 коррекции, чтобы эти дефекты замаскировались".

Это имеет место при групповых отказах в матрице накопителя 2. Например, для K чисел (g (2. ) в запоминающих snetl. ментах, где необходимо записать 1-й и

З-й разряды, есть единичные" дефекты, е где 2-Й разрад - нулевые дефекты.

543 4

0,5 =, (где(1 -разрядность запиИ Г ь сываемых чисел), то записываетса обратный код группы, в в соответствующие управляющие элементы связи этой группы записывается единица.

Если в коде данной группы разрядов число единицы меньше 0,5 ь, то код не изменяется, и в управляющие элементы данной группы записывается О . После выполнения этой операции производится аналогичное трансформирование кодов записанных в управляющих элементах первой группы. Коды этих разрядов делятся на К g групп и, если число единиц в данной группе больше 0,Stol,(), знаКа чения разрядов этой группы инвертируются, и в дополнительном управляющем элементе второй группы записывается 1 и т.д. Ниже приводится последовательность операций трансформирования числа с кодом

0101000111110111 при условии, что

К 4, К 2, К 1.

Пример.

В запоминающих элементах, в ко-торые записываются остальные разряды этой группы, дефектов нет. Дла маскирования" этих неисправностей необходимо проинвертировать значения 1-ых и 3-их разрядов групп и оставить без изменения значения 2-го разряда. Значения всех остальных разрядов также необходимо проинвертировать и соответственно зеписать в дополнительный управляющий элемент связи первой группы. Однако при. считывании дэполнительный управляющий элемент первой группы блокируется дла

2 го разряда с помощью элементов И 5 и регистра 4.

Таким эбразом, постоянное запоминающее устройство позволяет замаскировать дефекты матрицы накопителя, кратность которых лежит в интервале ((1

h- (> ЕМ . Например, при 11 = 16, К 4>

К 1 в 21-разрядной матрице накопителя маскируется 95,2 % всех возможных единичных отказов, 84,3 %-двойных, 66,5 % трехкратных, 48,3 % четырехкратных, 31,8 % патикратных и т.д.

Ф ормулв из обретения

Постоянное зайоминающее устройство, содержащее дешифратор адреса, выходы

627543

Составитель Л. Амусьева

Редактор И. Ма ховская Техред E. давидович Корректор LL Мельниченко

Заказ 563 4/5 0 Тираж 7 1 7 П эдписнэе

ПНИИПИ Гэсударственнэгэ кэмитета Совета Министров СССР пэ делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгэрэд, ул. Проектная, 4 которого соединены с входами накэпителя, и управляюшие шины, которые подключены к сумматорам по модулю два, о т л и ч аю ш е е с я тем, что, с целью повыше ниа надежности устройства, оно содержит

° регистр > дополнительные сумматоры по модулю два, элемент И на каждый сумматор и дополнительные управляющие шины, одни из котэрых через элементы И соединены с дополнительными сумматорамя пэ модулю два, другие сое1О динены через дополнительные сумматоры по модулю два с соэтветствуюшими эле,ментами И, выходы которых соединены с входами основных и дополнительных сум маторов по модулю два, а входы подключе ны к выходам регистра.

Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР

% 376808, ьл. Cq 11 С 17/00, 1 11.71.

2.3апоминаюшие устройства, Под ред.

Крайзмера Л. П. M., Энергия, 1974, с. 89, рис. 5,6.