Устройство синхронизации по циклам

Устройство синхронизации по циклам

Иллюстрации

Показать все

Реферат

 

"@т с@» ".. 4 i

О Л

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик (i» 628628 (6} Дополнительное к авт. саид-ву—

2 (22) Заявлено 18.04.77(21)2475702/18-08 (5}) M. Кл.

}» 04 j, 7/08 с присоединением заявки №

}оеудерстиеииый комитент

Йаата Иииистров СЫР а дамм изюбретсиий и Оти ьлий (23) ПРиоритет (43) Опубликовано 18.10.78,Бюллетень № 38 (БЗ) УДК вы.эж. .66 (088.8) (45) Дата опубликования описания Я.09. В, С. H. Осипов, Г. Г. Морозов, Л. H. Оганян и Б. H. Тихонов (72) Автори изобретения (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ПО UHKJIAN

Изобретение относится к радиотехнике и может использоваться для синхронизации приемных распределителей в системах передачи дискретной информации.

Известно устройство синхронизации по 5 циклам, содержащее объединенные по информационному входу блок опознавания синхросигнала, распределитель и блок выделения тактовой частоты, выход которого подключен к счетным входам первого и второго делителей частоты, к управляющим вхо- 10 дам делителей подключены соответственно выходы первого и второго блоков управления, а выход блока опознавания синхросигиала подключен к первым входам первого и второго блоков управления и анализатора, вы15 ход которого подключен к входу накопителя, к второму входу второго блока управления подключен выход первого делителя частоты, а к управляющим входам распределителя подключены соответствующие выходы второго делителя частоты t lj. 20

Однако известное устройство обладает н едостаточ н ым . быстродействием.

Цель изобретения — повышение быстродействия работы устройства.

Для этого в предлагаемом устройстве синхронизации по циклам выход первого де,лителя частоты подключен к второму. входу первого блока управления и к-входу сброса накопител я, выход которЬго подключен к третьему входу второго блока управления.

На чертеже изображена структурная электрическая схема предлагаемого устройства.

Устройство содержит блок 1 опознавания синхросигнала, распределитель 2, блок 3 выделения тактовой часюты, первый и второй делители частоты 4, 5, первый и второй блоки 6, 7 управления, анализатор 8, накопитель 9.

Устройство работает следующн м обр азом.

Состояние синхронизма характеризуется совпадением Ео времени импульсов на выходах первого делителя частоты 4 и блока } опознавания синхросигнала. Анализатор 8 на каждое такое совпадение формирует импульс на своем первом выходе, поступающий на счетный вход заполненного. накопителя 9, прн этом его выходной сигнал при помощи второго блока 7 вторым делителем частоты 5 обеспечивает сфазированность вто628628

Формула изобретекия

Составитель Г. Серова

Релактор Т. Янова Текрел О. Лугован Корректор H. Tyuuua.

Заказ 5III 3/48 Тираж 805 Полписное

IiHHHilH I осуларсгаенн<но комитета Сове а Министров СГГР по делам изобретений и открытий

1! ЗОЗ5. Москва, Ж.l5, Рауыскан наб., л. 4/5

Филиал ППП Патент>, г. Ужгорол, ул. Проектная, 3 рого делителя частоты 5 с первым делителем частоты 4. Распределитель 2, управляемый вторым делителем частоты 5, обеспечивает правильную селекцию группового сигнала.

Как в случае искажения синхроснгнала, так и в случае истинного сбоя синхронизма, то есть в случае возникновения в процессе передачи ошибки типа временного сдвига, на очередной импульс, поступающий с выхода первого делителя частоты 4, импульса с выхода блока опознавания сиихросигнала не поступает, В этом случае анализатор 8 на своем втором выходе формирует импульс, сбрасывающий накопитель 9, выходной сигнал которого после, сброса с помощью второго блока 7 вторым делителем частоты 5 обеспечивает второму делителю частоты 5 возможность продолжать работу с сохранением прежней фазы независимо от первого делителя частоты 4:. Кроме того, импульс со второго выхода анализатора 8 поступает на второй вход первого блока 6 первым делителем частоты 4, что обеспечивает качало поиска состояния синхроиизма с использованием первого делители частоты 4.

Таким образом, для предлагаемого устройства характерен поиск состояния синхронизма при сохранении неизменной работы распределителя 2. При заполнении накопителя 9, то есть окончании процесса поиска, выходной сигнал заполненного накопителя

9 при помощи второго блока 7 вторым делителем частоты 5 устанавливает фазы второго делителя частоты 5 в соответствии с найденной в процессе синхронизма фазой первого делителя частоты 4, в результате устанавливается также и соответствуошая фаза работы распределителя 2.

Устройство синхронизации по циклам, содержащее объединенные по информационному входу блок опознавания синхросигнала, распределитель и блок выделения тактовой частоты, выход которого подключен к счетным входам первого и второго делителей частоты, к управляющим входам делителей подключены соответственно выходы первого и второго блоков управления, а выход блока опознавания синхросигнала подключен к первым входам первого и второго блоков управления и анализатора, выход которого подключен к входу накопителя, к второму входу второго блока управления подключен выход первого делителя частоты, 2@ а к управляющим входам распределителя подключены соответствующие выходы второго делителя частоты, отличаещееся тем, гго; с целью повышения быстродействия работы устройства, выход .первого делителя частоты подключен к второму входу анализатора, другой выход которого подключен к второму входу первого блока управления и к входу сброса накопителя, выход последнего подключен к третьему входу второго блока управления.

Источники информации, принятые во внимание при экспертизе:

j Левина, T. С. и др. Основы построения цифровых систем передачи. М., <Связь», j975, с. j j6 — j j7.