Двоичный сумматор
Иллюстрации
Реферат
т °
О и И С А В-Н-:1, изоы кткния "" З8 0
Саюэ Севатскка
С©цкаккеткч®скнх
Республик
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) дополнительное к авт. саид-ву (22) Заявлено 140576 (21) 2361137/18-24 с присоединением заявки %— (23) Приоритет(43) Онуоликовано2512,78. Бюллетень ¹ 47 (45) ДитЯ опубликования описания 251 278 (Я) М. Кл. 06 Р 7/385
Государственный комитет
Совета Министров СССР но делам изобретений и открытий (53) УДК 681. 325..5 (088.8) (72) Авторы изооретения
Ф.Ф.Иингалеев, Н.T.Ïëàñòóí и B.Ф.Павлов (71) Заявитель (54) ДВОичный суииАтОР
Изобретение относится к вычислительной технике и может быть использовано при проектировании сумматоров цифровых вычислительных устройств.
Известны двоичные сумматоры, со- S держащие два последовательно соединенных полусумматора (1) .
Однако известные двоичные сумматоры последовательного действия требуют больших затрат на оборудование. 10
Известны троичные сумматоры, содержащие два последовательно соединенных двухступенчатых полусумматора и выполненные на 11 троичных логических элементах 2) .
IS
Эти сумматоры требуют больших затрат на оборудование для выполнения арифметических действий над двоичными числами.
Наиболее близким к предложенному по технической сущности является двоичный сумматор, выполненный на четырехвходовых троичных логических элементах, в котором первый вход первого троичного логического элемента соединен с шиной первого слагаемого, а .четвертый вход подкюпечен к шине второго слагаемого, выход второго троичного логического элемента подключен к первому и второму входам третьего троичного логического элемента и первому входу четвертого троичного логического элемента и четвертый вход которого подключен к выходу пятого троичного логического элемента t3) .
Применение этого сумматора довольно сложно, так как он выполнен на 7 троичных логических элементах, Цель изобретения - упрощение сумма" тора.
Для достижения это-о выход первого троичного логического элемента подключен к первому входу пятого троичного логическо" î элемента, ко второму входу которого подключена шина второго слагаемого, выход первого троичного логического элемента подключен также к первому и второму входам второго троичного логического элемента,и четвертый вход которого подключей к выходу четвертого троичного логического элемента.
На фиг. 1 дана функциональная схема двоичного сумматора; на фиг. 2 временная диаграмма работы сумматора при сложении двух положительных чисел 3 и б.
Сумматор собран на 5 троичных логических элементах, каждый из которых б389бО выполняет троичные операции, приведенные в таблице.
Эти операции образуют функционально полную систему логических функций и могут быть реализованы на основе троичных логических элементов (например, на ферритовых логических элементах) . 5 .Шины первого и второго слагаемых
Х1 и Х соединены с первым и четвертым входами первого троичного логического элемента 1, выход которого подключен к первому и второму входам Ю второго троичного логического элемента 2, выход которого подключен к первому и второму входам третьего троичного логического элемента 3, формирующего сигнал окончательной суммы С, 15 и первому входу четвертого троичного логического элемента 4, Формирующего сигнал переноса П..ВЫход четвертого троичного логического элемента 4 под " ключен к четвертому входу второго троичного логического элемента 2. Первый и второй входы пятого троичного: логического элемента 5 соединены соответственно с выходом первого троичного логического элемента 1 и шиной второго25 слагаемого Х . ВыхОд пятого троичного элемента 5 подключен к четвертому входу четвертого троичного логического, элемента 4.
Система тактового питания схемы сумматора трехфазная, при этом каждый следующий разряд слагаемого поступает на вход сумма-ора через три Фазы (один такт) передачи информации по элементам схемы.
Тактовым импульсом первой фазы счи- -5
35 тывается информация с троичного логического элемента 1 второй Фазы - с троичных логических элементов 2 и 5, третьей фазы — троичяых логических элементов 5 и 4. Разряды слагаемого 40 поступают на вход сумматора по шинам
Х1 и Х2 во время тактового импульса третьей фазы.
Рассмотрим работу сумматора на примере суммирования двух положительных чисел 3 и 6, Первое слагаемое исло 3 в двоичной системе счисления
-.представляется положительными сигналами в первом и втором разрядах. Второе слагаемое — число 6 представляется отсутствием сигнала в первом разряде и положительными сигналами во 50 втором и третьем разрядах.
Положительный сигнал первого разряда первого слагаемого подается на первый вход троичяого логического элемента 1, 55
Тактовым импульсом первой фазы первого такта считывается информация с троичного логического элемента 1 и согласно логике работы элемента, приведенной в таблице, положительный сигнал с троичного логического злекента i передается на первый вход троичных логических элементов 2 и 5„ импульсом второй фазы положительный сигнал с троичного логического элемента 2 передается на первый вход троичных логических элементов 3 и 4, а с троичного логического элемента 5 передается на четвертый вход троичного ло ического элемента 4; импульсом третьей фазы положительный сигнал с троичного логического элемента 3 ныходит из сумматора, образуя первый разряд суммы, одновременно положительный сигнал второго разряда первого слагаемого подается на первый вход троичного логического элемента 1, а нторого слагаемого — на четвертый вход троичного логического элемента
1 и второй вход троичного логического элемента 5., Импульсом второй Фазы второго такта положительный сигнал с троичного логического элемента 5 передается яа четвертый вход троичного логического элемента 4; импульсом третьей фазы отрицательный сигнал с троичного логического элемента 4 (сигнал переноса) 6ередается яа четвертый вход троичного логического элемента 2 одновременно положительный сигнал третьего разряда второго слагаемого подается на четвертый вход троичного логического элемента 1 и второй вход троичиого логического элемента 5.
Импульсом первой фазы третьего такта отрицательный сигнал с троичного логического элемента 1 передается на второй вход троичного логического элемента 2; импульсом второй фазы положительный сигнал с троичного логического элемента 5 передается яа четнертый вход троичяого логического элемсята 4;- импульсом третьей Фазы отри цательный сигнал с троичного логического элемента 4 (сигнал переноса) передается на четвертый вход троичного лОГическоГО элемента 2.
Импульсом второй фазы четвертого такта отрицательный. сигчал с троичного логического элемента 2 передается яа втОрОй вхОД троичнОГО лОГическОГО элемента 3; импульсом третьей фазы положительный сигнал с троичного логического элемента 3 выходит из сумматора, об-:газуя четвертый разряд суммы.
Такг":". Образом, цифры соответствующих разрядов суммы появляются на выходе сумматора спустя один такт с момента подачи их яа вход сумматора
Предложенный сумматор позволяет также получить алгебраическую сумму положительных и отрицательных чисел, представленных в дополнительном или обратном коде.
Так работает последовательный двоичный сумматор. При построении параллельного двоичного сумматора выход троичного логического элемента 4 (шина сигнала переноса) младшего разря5 е3 да сумматора соединяется с четвертым входом троичного логического элемента 2 старшего разряда сумматора, а выход троичного логического элемента 3 (шина сигнала суммы) — с одним из входов сумматора (Х1 или Х ) .
Использование предлагаемого двоичного сумматора обеспечивает по сравнению с известными техническими решениями экономию оборудования двоичного сумматора и повышение надежности двоичйого сумматора.
Формула изобретения
Двоичный сумматор, выполненный на четырехвходовых троичных логических
-1 О О
0-1 О
0 0 -1
О О 0
-1 -1 О
О -1 -1
О О
0-1 О
-1 О 0
-1 -1 -1
-1 -1 О
-1 О -1
О -1 -1
-1 -1 -1
0 1
О 1
-О -1
-1 ««1
0 1
О О
-1 -1
О О
-1 О
-1 О
О 1
-1 1
-1 -1
-1 -1
-1 О
В9 0 элементах, в котором первый вход первого троичного логического элемента соединен с шиной первого слагаемого,а четвертый вход подключен к шине второго слагаемого, выход второго троичного логического элемента подключен к первому и второму входам третьего троичного логического элемента и первому входу четвертога троичного логического элемента и четвертый вход которого подключен к выходу пятого троичного логического элемента, о т л и10 ч а ю шийся тем, что, с целью упрощения сумматора, выход первого троичного логического элемента подключен к первому входу пятого троичного логического элемента, ко второ15 му входу которого подключена шина второго слагаемого, выход первого троичного логического элемента подключен также к первому и второму входам второго троичного логического
0 элемента, и четвертый вход которого подключен к выходу четвертого троичного логического элемента.
Источники информации, принятые во внимание при экспертизе:
1. Патент Франции Р 2212952, кл. Я 06 Р 7/00, 1974, 2. Авторское свидетельство СССР
У 55339, кл. Об Р 7/385, 1974.
3. Соколов Т.Н. и Васильев Ф,А.
Ферритовые логические элементы и узлы информационных систем, Л., Ленинградская военная инженерная Краснознаменная академия им. A.Ô.Èoæàéñêoro, 1970, с,115-117, рис. 3.27.
ЦНИИПИ Заказ 7282/37.
Тираж 784 Подписное
Филиал ППП Патент, r.Ужгород,ул. Проектная,4
®- a@ Ä+r
Амюи «-1
Е= eumugueue ф ии Au8dprup
Фар. 2