Устройство для сжатия данных

Устройство для сжатия данных

Иллюстрации

Показать все

Реферат

 

1 Г,f

О П И С А Н И Е () )640289

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союа Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 24.01.77 (21) 2446124/18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) М Кл.

G 06F 7/00

Государственный комитет (43) Опубликовано 30.12.78. Бюллетень № 48 (53) УДК 681.326 (088.8) по делам изобретений н открытий (45) Дата опубликования описания 30.12.78 (72) Авторы изобретения (71) Заявитель

А. Е. Кулинкович и А. И. Гуменюк

Ордена Ленина институт кибернетики Академии наук

Украинской ССР (54) УСТРОЙСТВО ДЛЯ С)КАТИЯ ДАННЫХ

Изобретение относится к измерительной и вычислительной технике и может быть использовано в системах обработки информации, преимущественно при передаче обработанных сигналов по каналам связи. 5

Известны устройства для сжатия данных, содержащие регистры максимальной и минимальной выборок, ключи, арифметические блоки, регистры апертуры (1).

Наиболее близким техническим решени- 10 ем к изобретению является устройство для сжатия данных, содержащее блок управления, первые выходы которого подключены к первым входам первого блока памяти, выход блока опроса датчиков сое- 15 динен с первым входом аналого-цифрового преобразователя, выход которого подключен к входу выходного блока, блоки памяти и блок сравнения (2).

Недостатками известных устройств явля- 20 ется то, что для достижения высокой степени точности при сжатом кодировании необходимо задать большое число апертурных значений, что приводит к увеличению времени работы устройства, кроме того, со- 25 кращается полезный объем ЗУ за счет запоминания адресов существенных выборок, за счет достижения высокой точности кодовых представлений (чем длиннее код, тем точнее он представляет сигнал). При этом 30 резко снижается эффективность работы устройства для сжатия дискретных сигналов.

Целью изобретения является увеличение экономии запоминающего устройства универсальности в применении к сжатию как аналоговых, так и дискретных сигналов, т. е. расширение функциональных возможностей устройства.

Для этого в устройство введены блок выделения аргумента, блоки вычисления коэффициентов, блок логарифмирования, интеграторы, блоки суммирования, блок деления, блоки вычисления экспоненты и блок умножения, первый выход первого блока памяти через последовательно соединенные блок выделения аргумента и блок логарифмирования подключен к первому входу блока умножения, к второму входу которого через первый блок вычисления коэффициентов подключен второй выход первого блока памяти, третий и четвертый выходы которого через первый блок сравнения соединены с первыми входами блока управления, второй вход которого соединен со вторым входом первого блока памяти и с первыми входами второго и третьего блоков памяти, выход блока умножения подключен к второму входу блока управления и со вторым входом второго блока

640289 памяти, первый и второй выходы которого соединены соответственно с первыми входами первого и второго интеграторов, третий выход блока управления подключен к третьим входам первого и второго и второму входу третьего блока памяти, четвертый и пятый выходы блока управления соединены соответственно с первым входом четвертого и первыми входами пятого блоков памяти, первый выход последнего из которых подключен к второму входу четвертого блока памяти, выход которого соединен со вторым входом аналого-цифрового преобразователя, пятый выход первого блока памяти подключен к второму входу первого интегратора, третий вход которого соединен с первым входом третьего блока памяти, выход подключен через первБ1й блок вычисления экспоненты к первому входу шестого блока памяти и к третьему входу блока управления, второй выход третьего и шестой выход первого блока памяти соединены соответственно со вторым и третьим входами второго интегратора, седьмой выход первого блока памяти подключен к второму входу пятого блока памяти, второй выход которого и выход седьмого блока памяти соединены со входами сумматора, выход которого подключен к третьему входу пятого блока памяти и к четвертым входам блока управления и второго интегратора, выход которого через второй блок вычисления экспоненты соединен с первым входом второго блока сравнения, восьмой выход первого блока памяти через второй блок вычисления коэффициентов подключен к пятому входу блока управления и к первому входу блока деления, выход которого соединен со вторым входом второго блока сравнения и с шестым входом блока управления, пятый выход которого подключен к второму входу шестого блока памяти, выход которого соединен со вторым входом блока деления, первый и второй выходы второго блока сравнения подключены к седьмому и восьмому входам блока управления, шестой выход которого соединен со входом блока опроса датчиков.

На чертеже представлена блок-схема предлагаемого устройства.

Оно содержит первый блок памяти 1, блок выделения аргумента 2, блок логарифмирования 3, блок умножения 4, второй блок памяти 5, первый блок выделения коэффициентов 6, третий блок памяти 7, первый интегратор 8, блок вычисления экспоненты 9, шестой блок памяти 10, блок управления 11, седьмой блок памяти 12, сумматор 13, второй интегратор 14, пятый блок памяти 15, блок вычисления экспоненты 16, первый блок сравнения 17, второй блок вычисления коэффициентов 18, блок деления

19, второй блок сравнения 20, четвертый блок памяти 21, аналого-цифровой преобра10

4 зователь (АЦП) 22, блок опроса датчиков

23, выходной блок 24.

Устройство работает следующим ооразом.

Из блока памяти 1, в котором содержатся численные значения функции погрешности на всем диапазоне изменения замеренных сигналов, величина диапазона (х х ), число узлов информационной сетки — 32, последовательности натуральных чисел от

1 до 32, константа 0,5 поступают значения х1, х>, Л(х) в блок 2, значения х1, х в блок 6 и значения х1 в блок 15. В блоке 6

1 рассчитывается значение и там же

Хг — Х1 запоминается, в блоке 2 вычисляется знаХд — Х! чение, оно поступает в блок 3 и

Ь (х)

lх,— Х1 там вычисляется значение 1n (, Л(х) ) которое поступает в блок 4, в котором оно

1 умножается на . Одновременно с

Х, — Х1

1 Х2 — Х1 передачей значения Х, — Х Ь (Х) ) блок 5, оно поступает в блок 11, после чего управляющий сигнал из блока 11 поступает в блок 1, а из блока 1 на вход блока

17 поступает текущее значение Л(х) и О.

Если Л(х) )О, то идет вычисление и запоминание следующего численного значения подынтегральной функции для нового значения Л(х), в противном случае блок 11 управляющим импульсом воздействует на блоки 1, 5, 7 так, что при этом из блока 1 на вход интегратора 8 поступают значения нижнего и верхнего предела интегрирования х1 и х соответственно, из блока 5— значение подынтегр альных функций, из блока 7 — значение приращений к аргументам.

Вычисленное в блоке 8 значение интеграла

Хг х, поступает в блок 9, где вычисляется значение это значение запоминается в блоке 10 и одновременно оно отправляется в блок 11, управляющий сигнал которого воздействует на блок 1 таким образом, что из него в блок 18 поступают первый член натуральной совокупности (1 — 32), константы 32 и

0,5 и блок 18 рассчитывает значение

32

1 — 0,5, которое поступает в блок 19 и в блок 11, который управляющим импульсом

640289

25

Х т воздействует на блок 10 и значение эффективной точности поступает на второй вход блока 19, с выхода которого значение д (1 — 0,5)/з поступает на вход блока 20 и блок 11, который управляющим импульсом воздействует на блок 15 таким образом, что из блока 15 поступает значение нижнего предела интегрирования х, на вход блока 13, на второй вход которого постоянно подается маленькое положительное приращение 6, размер которого имеет величину порядка . В блоке 13 значения х

32.3 и 6 суммируются и результат запоминается в блоке 15 вместо старого значения х, а также поступает на вход интегратора 14 и на вход блока 11, который посылает управляющие импульсы в блоки 1, 5, 7, при этом из блока 1 на вход интегратора 14 поступает значение хь из блока 5 — значение подынтегральной функции, из блока 7— значения приращения аргумента Лх. Вычисленные значения интеграла посту пают в блок 16, где рассчитывается

Это значение поступает на второй вход блока сравнения 20, если это значение больше или равно, чем сигнал, поданный на первый вход блока сравнения 20, то в блок 11 поступает сигнал, согласно которому блок 11 посылает управляющие импульсы в блок 1 и в блок 15. При этом из блока

15 значение верхнего предела интеграла пересылается в блок 21, а из блока 1 на оба входа блока 17 подаются значения текущего члена натуральной последовательности (1 — 32) и константа 32.

Если они совпадают, то блок 11 двумя управляющими импульсами воздействует на блоки 21 и 23 и при этом рассчитанные параметры пересылаются в АЦП 22, а из блока 23 поступают сигналы с датчиков измерений. Эти сигналы кодируются и засылаются в блок выхода 24. Если же сигналы, поданные на вход сравнения 17, не совпали, то блок 11 управляющим сигналом воздействует на блок 1 так, что с выхода его на вход блока 18 поступает следующее значение натуральной последовательности и начинается этап расчета следующего параметра информационной сетки.

Если на выходе блока 20 оказалось, что сигнал от блока 16 меньше сигнала от блока 19, то блок 11 управляющим импульсом так воздействует на блок 15, что хранящееся там значение верхнего предела интегрирования поступает на вход блока 13 и повторяется этап вычисления нового значения эффективности точности д(у) уже на несколько увеличенном отрезке,, е. для

g = дпред+ 6.

В устройстве для сжатия данных высокая точность сжатия достигается при длине кода, равной 8 бит, в предлагаемом — при длине кода, равной 5 бит, что на 37,5 /о экономит объем запоминающего устройства.

Формула изобретения

Устройство для сжатия данных, содержащее блок управления, первые выходы которого подключены к первым входам первого блока памяти, выход блока опроса датчиков соединен с первым входом аналого-цифрового преобразователя, выход которого подключен к входу выходного блока, блоки памяти и блоки сравнения, отл и ча ющееся тем, что, с целью расширения функциональных возможностей устройства, в него введены блок выделения аргумента, блоки вычисления коэффициентов, блок логарифмирования, интеграторы, блоки суммирования, блок деления, блоки вычисления экспоненты и блок умножения, первый выход первого блока памяти через последовательно соединенные блок выделения аргумента и блок логарифмирования подключен к первому входу блока умножения, к второму входу которого через первый блок вычисления коэффициентов подключен второй выход первого блока памяти, третий и четвертый выходы которого через первый блок сравнения соединены с первыми входами блока управления, второй выход которого соединен со вторым входом первого блока памяти и с первыми входами второго и третьего блоков памяти, выход блока умножения подключен к второму входу блока управления и со вторым входом второго блока памяти, первый и второй выходы которого соединены соответственно с первыми входами первого и второго интеграторов, третий выход блока управления подключен к третьим входам первого и второго и второму входу третьего блоков памяти, четвертый и пятый выходы блока управления соединены соответственно с первым входом четвертого и первыми входами пятого блоков памяти, первый выход последнего из которых подключен к второму входу четвертого блока памяти, выход которого соединен со вторым входом аналого-цифрового преобразователя, пятый вЫход первого блока памяти подключен к второму входу первого интегратора, третий вход которого соединен с первым входом третьего блока памяти, выход подключен через первый блок вычисления экспоненты к первому входу шестого блока памяти и к третьему входу блока управления, второй выход третьего и шестой выход первого блока памяти соединены соответственно со вторым и третьим входами второго интегратора, седьмой выход первого блока памяти подключен к второму входу пятого блока памяти, второй выход которого и вы640289

Составитель Н. Лысенко

Техред А. Камышиикова Корректоры: Е. Хмелева и 3. Тарасова

Редактор Ю. Челюкаиов

3 700/8 Изд. Ко 783 Тираж 799 Подписное аказ ос " отк ытий

НПО Государственного комитета СССР по делам изобретении и откр

113035, Москва, Ж-35, Раушская наб., д. 4у5

Типография, пр. Сапунова, 2 ход седьмого блока памяти соединены со входами сумматора, выход которого подключен к третьему входу пятого блока памяти и к четвертым входам блока управления второго интегратора, выход которого через второй блок вычисления экспоненты соединен с первым входом второго блока сравнения, восьмой выход первого блока памяти через второй блок вычисления коэффициентов подключен к пятому входу блока управления и к первому входу блока деления, выход которого соединен со вторым входом второго блока сравнения и с шестым входом блока управления, пятый выход которого подключен к второму входу шестого блока памяти, выход которого соединен со вторым входом блока деления, первый и второй выходы второго блока

5 сравнения подключены к седьмому и восьмому входам блока управления, шестой выход которого соединен со входом блока опроса датчиков.

Источники информации, 1) принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 435552, кл. G 08С 19/16, 24.11.72.

2. Авторское свидетельство СССР № 387414, кл; G 08С, 18.11.69.