Вычислительное устройство для определения соотношений между частотными сигналами

Вычислительное устройство для определения соотношений между частотными сигналами

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1» 16403 I I, Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 20.12.76 (21) 2433381!18-24 с присоединением заявки № (23) Приоритет (43) Опубликовано 30.12.78. Бюллетень № 48 (45) Дата опубликования описания 30.12.78 (51) М. Кл.

G 06G 7/12

Государственный комитет

СССР (53) УДК 681.335 (088.8) ло делам изобретений и OTKpblTkH (72) Автор изобретения

Ю. Б. Соколовский (71) Заявитель (54) ВЪ1ЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ

СООТНОШЕНИЙ МЕЖДУ ЧАСТОТНЫМИ СИГНАЛАМИ (ЧИП) f — 1аад foe

Изобретение относится к области вычислительной техники и может быть использовано в системах фазовой автоподстройки частоты (ФАПЧ) в фазовых системах управления электроприводами, в частности в регуляторах скорости и соотношения скоростей.

Известны вычислительные устройства для определения соотношений, в частности разности частотных сигналов (1), содержащие триггеры, коммутаторы, интеграторы, формирователи сигналов и логические элементы.

Недостатком известных устройств является относительно узкий класс решаемых 1> задач.

Наиболее бл;.-ким техническим решением к данному изобретению является вычислительное устройство для определения соотношений между частотными сигналами 20 (2), содержащее триггер, установочные входы которого являются входами устройства, а выходы подключены к управляющим входам первого коммутатора, интегратор со сбросом, управляющий вход ключа сброса которого подсоединен через блок задержки к выходу формирователя сигналов, счетный триггер, второй коммутатор, преобразователь частоты в напряжение, квадратор, первый фиксатор нулевого порядка, первый 30 ключ, элемент И и последовательно соединенные выпрямитель, пороговый элемент, элемент НЕ, выход которого соединен с первым входом элемента И, подключенного вторым входом к выходу формирователя сигналов, вход первого ключа соединен с входом выпрямителя и с выходом интегратора со сбросом, а его выход подключен к входу первого фиксатора нулевого порядка, выход которого является первым выходом устройства, входы преобразователя частоты в напряжение и счетного триггера соединены с одним из входов устройства, выходы счетного триггера подключены к управляющим входам второго коммутатора, выход которого соединен с входом интегратора со сбросом, вход формирователя сигналов подсоединен к выходу счетного триггера.

Недостатком прототипа является ограниченные функциональные возможности, так как он дает лишь информацию о разностной частоте (первой разности) входных частотно-импульсных последовательностей где /аа,„— частота задающей ЧИП;

f« — частота ЧИП обратной связи.

Этой информации явно недостаточно для получения высоких статических и динами3 ческих показателей в фазовых системах при использовании прототипа в качестве входного узла.

С другой стороны известно, что введение в закон регулирования фазовых систем интегральной составляющей от ошибки по частоте

640311 лучения дополнительной информации о разностной частоте входных ЧИП.

На фиг. 1 изображена схема устройства; на фиг. 2 — временные диаграммы, поясняющие работу устройства.

Устройство содержит основной триггер 1, установочные входы которого являются (2) где Дгр — фазовый сдвиг между входными

ЧИП (например, при 0<Л р<2л), пропорциональный ошибке по пути S для случая фазового электропривода; дифференциальной составляющей от ошибки по частоте

Af = d y" = 2 ==- а, deaf

dt (3) где для случая фазового электропривода производная от разностной частоты соответствует ошибке по ускорению привода а, существенно повышает их статические и динамические характеристики соответственно.

Целью изобретения является расширение функциональных возможностей известного устройства за счет определения производной и интеграла разностной частоты.

Поставленная цель достигается тем, что устройство содержит сумматор, инвертор, второй и третий ключи, второй и третий фиксаторы нулевого порядка, выходы которых являются соответственно вторым и третьим входами устройства, и дополнительный интегратор со сбросом, информационный вход которого соединен с выходом первого коммутатора, выход дополнительного интегратора со сбросом через второй ключ соединен со входом второго фиксатора нулевого порядка, а управляющий вход ключа сброса дополнительного интегратора со сбросом — с выходом первого дополнительного блока задержки, подсоединенного входом ко входу устройства и к управляющему входу второго ключа, входы сумматора подключены соответственно к выходу основного интегратора со сбросом и через инвертор — к выходу первого фиксатора нулевого порядка, а его выход подсоединен через третий ключ ко входу третьего фиксатора нулевого порядка, управляющий вход третьего ключа подключен к выходу элемента И, который через второй дополнительный блок задержки подсоединен к управляющему входу первого ключа, информационный вход и выход первого коммутатора соединены соответственно с выходом преобразователя частоты в напряжение и со входом квадратора, выход которого подключен к информационному входу второго коммутатора, Такое устройство имеет более широкие функциональные возможности за счет повходами устройства, а выходы подключены к управляющим входам первого коммутатора 2, интегратор 3 со сбросом, управляющий вход ключа 4 сброса которого подсоединен через блок 5 задержки к выходу формирователя 6 сигналов, счетный триггер 7, второй коммутатор 8, преобразователь 9 частоты в напряжение, подсоединенный к квадратору 10 через первый коммутатор 2, первый фиксатор 11 нулевого порядка, первый ключ 12, элемент И 13 и последовательно соединенные выпрямитель

14, пороговый элемент 15 и элемент НЕ 16, выход которого соединен с первым входом элемента И 13, подключенного вторым входом и выходом соответственно к выходу формирователя 6 сигналов и к управляющему входу ключа 12 через блок 17 задержки, вход этого ключа соединен со входом выпрямителя 14 и с выходом интегратора 3, а его выход подключен ко входу фиксатора 11, входы преобразователя 9 частоты в напряжение, счетного триггера 7 и дополнительного блока 18 задержки соединены с одним из входов устройства, а их выходы подключены соответственно к свободным входам порогового элемента 15 и к управляющим входам коммутатора 8, к управляющему входу ключа 19 сброса. Информационный вход коммутатора 8 подключен к выходу первого коммутатора 2 через квадратор 10, а выход — ко входу интегратора 3, вход формирователя 6 сигналов подсоединен к выходу счетного триггера 7, вход дополнительного интегратора 20 со сбросом соединен с информационным выходом коммутатора 2, а выход — с фиксатором 21 нулевого порядка через второй ключ

22, причем управляющий вход ключа 22 подключен ко входу устройства. Входы сумматора 23 подключены через инвертор 24 к выходу фиксатора 11 нулевого уровня по50 рядка и к выходу интегратора 3 со сбросом, а выход — к третьему фиксатору 25 нулевого порядка через третий ключ 26, управляющий вход которого подсоединен к выходу элемента И 13 и входу блока за5 держки 17.

Коммутатор 2 или 8 состоит, например, из двух цепей, работающих поочередно, причем, если первая цепь — инвертор 27 и ключ 28 перемены знака, то вторая—

® ключ 29 перемены знака.

Устройство работает следующим образом.

На преобразователь 9, один из входов триггера 1, на вход триггера 7 со счетным входом и дополнительный блок 18 задерж65 ки подается задающая ЧИП /Зад по фиг, 2а, 640311

5 а на другой вход триггера 1 подается ЧИП обратной связи foc по фиг. 2б. При этом на выходах основного триггера 1 получаем сигналы по фиг. 2в и 2г. Эти сигналы поступают к управляющим входам первого коммутатора 2. Выходной сигнал преобразователя 9 Π— Юзад (4) поступает через коммутатор 2 на входы квадратора 10 и дополнительного интегратора 20. При этом сигнал U2 на выходе коммутатора 2 имеет вид по фиг. 2д.

На выходе дополнительного интегратора

20 получим сигнал по фиг. 2 и в связи с периодическим замыканием ключа 19 сброса от импульсов, задержанных относительно задающей ЧИП f», на время т0 и поступающих на его управляющий вход из дополнительного блока 18 задержки, причем конечное значение интеграла в конце каждого периода Тзад= 1//зад т„, — дт таад

Ка

+20fg—

Т20 „дй = 25 т — ат, зад " (Т„д — 2ЬТ,), Тзз

З0 где Т20 — постоянная интегрирования дополнительного интегратора 20 со сбросом (для простоты на рассматриваемом интервале считаем за„ постоянной величиной).

На фиг. 2д начальный сдвиг по фазе между входными ЧИП

2 (6) зад

40 сдвиг между ЧИП во где ATi — этот же времени.

С Учетом (6) Угск щем случае вид по (5) принимает в îá45 (7) (— )

Таз« где Aq — наблюдаемая часть фазового сдвига (0(hq (2л).

В момент кратковременного замыкания 50 второго ключа 22, работающего от импульсов f»>, поступающих на его управляющий вход со входа УстРойства, сигналы U2ox передаются на второй фиксатор 21 нулевого порядка, причем íà его выходе мы полу- 55 чаем напряжение U2 по фиг. 2к (U2

= гок)

Сигнал U2, пройдя через квадратор 10 без искажений формы, имеет амплитуду ! т-т î I Каo 9 fçàa (8) и поступает на сигнальный вход второго коммутатора 8, на управляющие входы которого подаются сигналы по фиг. 2е, 2ж с выходов счетного триггера 7. В связи с 65

ГДЕ Я= fçsàa ë foñ — РаЗНОСтиаЯ ЧаСтОта.

Определим конечное значение интеграла

Uss< на выходе интегратора 3 в момент поступления каждого нечетного импульса из задающей ЧИП (при периодичности интервалов интегрирования 2Т„„) с учетом фиг. 2л.

Тз

Таад — -- тг 2 зад — зта гтзад у а- ж+

0 Tа — зт, 2Tа — ОТ,, ! ++to! 2 Т

Тз (10) где T> — постоянная интегрирования интегратора 3.

С учетом (8) и (10) уР>

V„= "" Ц. (11)

Тз foc

В момент кратковременного замыкания ключа 12 от импульсов, поступающих на его управляющий вход с блока задержки

17 с задержкой т1 (2т1 —— тг) относительно задающей ЧИП (см. фиг. 2а. 2з), сигналы

Us< передаются на фиксатор 11. причем на его выходе мы получим напряжение U» по фиг. 2н. Область применения устройства— малое рассогласование частот входных сигналов, т. е. отношение частот входных сигналов.за

f a

foc (12) В связи с этим сигнал

U„= (Гак — K. Af, где ж1О К, 2

К=

Ts

Сигнал V» (i), соответствующий Vs - (t), пройдя через инвертор 24, поступает с противоположным знаком вместе с текущим сигналом Us на вход сумматора 23 и в момент поступления очередного нечетного импульса задающей ЧИП формирователь 6 сигналов формирует импульсы (см. фиг. 2з), которые через элемент И 13 при отсутствии

6 этим сигнал на выходе второго коммутатора Us имеет вид по рис. 2л.

Сигнал Us поступает на вход интегратора 3 со сбросом и на выходе последнего преобраз ется к виду Us, показанному на фиг. 2м, в связи с периодическим замыканием ключа 4 сброса, на управляющий вход которого с блока 5 задержки поступают импульсы с задержкой тг относительно задающей ЧИП (см. фиг. 2а, 2з).

Известно, что начальный сдвиг по фиг.2д (Таад Тос): Р зад Тсе (9) 640311

«запрета» поступают на управляющий вход ключа 26, т. е. на фиксатор 25 нулевого порядка передается сигнал

U„(i+1) = — Рак(i +1) — U„(i) =

= К, f f (i+ 1) — f ()1 = К,Ь f (14) где A f — вторая разность частот входных

ЧИП.

Для рассматриваемого соотношения входных ЧИП (при hf=const) сигнал Uzs будет иметь вид по фиг. 2о.

Необходимо отметить, что в случае фазового сдвига, превышающего 2л, т. е. в зоне

Л =2лК (К=О, 1, 2, ...), возможны кратковременные всплески производных Ay и

Лср", которые могут исказить работу устройства (cM. пунктирные линии на фиг, 2л — 2о). Для ликвидации этого отрицательного явления предусмотрен контроль за уровнем конечного значения интеграла Uq (цепочка: выпрямитель 14, пороговый элемент 15, элемент НЕ 16), причем сигнал

Е„, подаваемый с выхода преобразователя

9 па свободный вход порогового элемента

15, пропорционален частоте. В связи с этим задается варьируемый допустимый уровень ошибки Af в зависимости от текущего значения f„, т. е. относительное значение Л1 ошибки для обеспечения надежной

УЗд Д работы устройства в широком диапазоне частоты /зад.

П и у Е,„на выходе порогового элемента 15 формируется сигнал «1», который, проходя через элемент НЕ, преобразуется в сигнал «0», поступающий на первый вход элемента И и блокирующий (запрещающий) прохождение импульсов с выхода формирователя сигналов 6 на ключи

12, 26.

Таким образом по (7), (13), (14) видно, что на выходах фиксаторов 21, 11 и 25 мы получаем сигналы, пропорциональные интегральной составляющей от Af, Af и дифференциалу от Af соответственно, причем получение сигналов по (7) и (14) дает дополнительную по сравнению с основным устройством информацию о изменении разностной частоты, существенно расширяя его функциональные возможности, а следовательно, и область применения.

Применение вычислительного устройства для определения соотношений между частотными сигналами в качестве входного узла различных фазовых систем регулирования позволяет расширить область втягивания их в синхронизм и удержание в синхронизме при различных внешних возмущениях, а следовательно, расширить область применения фазовых систем, например, систем регулирования электропривода за счет оперативной выдачи информации об ошибках по пути, скорости и ускорению от одного датчика на валу привода, если информа10

Зо

8 ция о характере вращения вала выдается в виде частотного сигнала.

Формула изобретения

Вычислительнос устройство для определения соотношений между частотными сигналами, содержащее триггер, установочные входы которого являются входами устройства, а выходы подключены к управляющим входам первого коммутатора, интсгратор со сбросом, управляющий вход ключа сброса которого подсоединен через блок задержки к выходу формирователя сигналов, счетный триггер, второй коммутатор, преобразователь частоты в напряжение, квадратор, первый фиксатор нулевого порядка, первый ключ, элемент И и последовательно соединенные выпрямитель, пороговый элемент, элемент НЕ, выход которого соединен с первым входом элемента И, подключенного вторым входом к выходу формирователя сигналов, вход первого ключа соединен со входом выпрямителя и с выходом интегратора со сбросом, а его выход подключен ко входу первого фиксатора нулевого порядка, выход которого является первым выходом устройства, входы преобразователя частоты в напряжение и счетного триггера соединены с одним из входов устройства, выходы счетного триггера подключены к управляющим входам второго коммутатора, выход которого соединен со входом интегратора со сбросом, вход формирователя сигналов подсоединен к выходу счетного триггера, о т л и ч а ю щ е е с я тем, что, с целью расширения фуHKIIHOHBJIbпых возможностей устройства за счет определения производной и интеграла разностной частоты, оно содержит сумматор, инвертор, второй и третий ключи, второй и третий фиксаторы нулевого порядка, выходы которых являются соответственно вторым и третьим выходами устройства, и дополнительный интегратор со сбросом, информационный вход которого соединен с выходом первого коммутатора, выход дополнительного интегратора со сбросом через второй ключ соединен со входом второго фиксатора нулевого порядка, а управляющий вход ключа сброса дополнительного интегратора со сбросом — с выходом первого дополнительного блока задержки, подсоединенного входом ко входу устройства и к управляющему входу второго ключа, входы сумматора подключены соответственно к выходу основного интегратора со сбросом и через инвертор — к выходу первого фиксатора нулевого порядка, а его выход подсоединен через третий ключ ко входу третьего фиксатора нулевого порядка, управляющий вход третьего ключа подкл оче к выходу элемента И, который через второй дополнительный блок задержки подсоединен к управляющему входу первого ключа информационный вход и выход первого коммутатора соединены соответственно с выходом преобразователя частоты в напряжение и со входом квадратора, выход которого подключен к информационному входу второго коммутатора, 640311

Источники информации, принятые во внимание прн экспертизе

1, Авторское свидетельство СССР

М 377799, кл. С» 06(3 7/14, 1972.

2. Заявка М 2166191, кл. G 06G 7j14, 1975, по которой принято положительное решение о выдаче авторского свидетельства, »риг.1

{i4031J л и, н -г, »и

Составитель А, Маслов

Редактор Б. Герцен Техред А. Камышннкова Корректор Т. Добровольскаа

Заказ 2637/7 Изд. № 142 Тираж 799 Подписное

НПО Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2