Устройство синхронизации цифровых сигналов

Устройство синхронизации цифровых сигналов

Иллюстрации

Показать все

Реферат

 

ч

О П И С-А"Н И Е

ИЗОБРЕТЕН И Я

Союз Советских

Социалистических

Республик

<1640438

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное и авт. свид-зу— (22) Заявлено 10.05.76 (21) 2359640/18-09 с 1присоединением заявки №вЂ” (23) Приоритет— (43) Опубликовано 30.12.78. Бюллетень ¹ 48 (45) Дата опубликования описания 23.02.79 (51) Ч.1хл. Н 04 L 7/04

Государственный комитет (53) УДК 621.394.662 (088.8) по делам изобретений и открытий (72) Автор изобретения

И. М, Израйлит (71) Заявитель (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ

ЦИФРОВЫХ СИГНАЛОВ

Изобретение относится к радиотехнике и может использоваться в устройствах синхронизации приема в системах цифртвой связи.

Известно устройство синхронизации цифровых сигналов, содержащее объединенные по входу приемный регистр и сумматор по модулю два, другой вход и выход которого подключены соответственн 1 к выходу кодирующего блока и к входу приемника, к другому входу которого подключен один из выходов временного распределителя, другие выходы которого подключены к входам кодирующего блока, причем выходы разрядов приемного регистра подключены к соответствующим входам дешифратора синхронизирующего сигнала, а к входу временного распределитсля подключен выход формирователя сигнала фазирования, а также счетчик числа дублирований (1).

Однако известное устройство является сложным.

Цель изобретения — упрощение устройства путем исключения функциональных блоков.

Для этого в устройство синхронизации цифровых сигналов, содержащее объединенные по входу приемный регистр и сумматор по модулю два, другой вход и выход которого подключены соответственно и выходу кодирующего блока п к входу приемника, и дрх гому входу которого подкл10чен один пз выходов временного распределителя, другие выходы которого подкл1очены и входам кодирующего блока, причем выходы разрядов приемного регистра подключены к соответствующим входа 41 дешифратора синхронизирующего сигнала, а и входу временного распределителя подключен выход формирователя сигнала фа. зирования, а также счетчик числа дублирований, введены дополнительный сумматор по модулю два и блок задержки, при этом между входом и выходом приемного регистра включен дополнительный сумматор по модулю два, выход которогэ и выход блока задержки через счетчик числа дублирований, к другому входу кс20 Торо1 подключен выход дешифратор з синхронизпрующего сигнала, подключен !; гходам формирователя сигнала фазирования, выход которого подключен к входу блока задержки.

25 Г(а ч"-рте>ке представлена структурная электрическая схема устройства синхронизации* цифровых сигналов.

Предложенное устройство содержит объединенные по входу приемный регистр

1 и сумматор 2 по модулю два, другой вход

640438

Зо

40 и выход которого подключены соответственно к выходу кодирующего блока 8 и к входу приемника 4, к другому входу которого подключен один из выходов временного распределителя 5, другие выходы которого подключены к входам кодирующего блока д, причем выходы разрядов приемного регистра 1 подключены к соответствующим входам дешифратора б синхронизпрующего сигнала, а к входу временного распредели еля 5 подключен выход формирователя 7 сигнала фазировання, а также счетчик шсла дублпрований. Кроме того, устройство содержит дополнительный сумматор

9 по модулю два и блок 10 задержки, пр»

- том между входом и выходом приемного регистра 1 включен дополнительный сумматор 9, по модулю два, выход которого и выход блока 10 задержки через счетчик Я числа дублирований, к другому входу которого подключен выход дешифратора б сннхронизирующего сигнала, подключен и входам формирователя 7 сигнала фазирования, выход которого подключен к входу блока 10 задержки.

Предложенное устройство работает следующим образом.

Пусть блок передаваемого сигнала состоит из 60 символов, синхронпзирующая кодограмма содержит 15 символов со структурой 000010100110111 и дублируется трн раза, начиная с 16 символа блока (в общем случае длина блока, длина сннхронизи1 ующей кодограммы и ее структура и дру гие параметры могут быть иными).

При приеме из совокупной импульсной последовательности происходит выделение информационных значений цифровых сигналов. Кроме того, для ооеспечення синхронной работы временного распределителя переда1ощей стороны и временного распределителя 5 приемной стороны на основе приема во время пауз синхроппзпрующих кодограмм вырабатывается сигнал фазнрования, подаваемый на временной распределитель 5 приемной стороны.

Цифровой сигнал, принимаемый нз канала связи, поступает на сумматор 2 по модулю два, приемный регистр 1 п дополнительный сумматор 9 по модулю два. Временной распределитель 5 и кодирующий блок 8 аналогичны по назначению и реализации временному распределителю и кодирующему блоку передающей стороны.

Таким образом, при синхронной работ; временных распределителей на передающей и приемной сторонах с выхода сумматора . . по модулю два на приемник 4 (прнсмнп::. вокодерных сигналов) поступают только информационные значения вокодерных сппалов. Через приемный регистр 1 проходився совокупная последовательность. Однако

65 каждый раз, когда во всех разрядах приемного регистра 1 оказывается записанной синхронизирующая кодограмма вида

000010100110111, на выходе дешифратора б синхронизирующего сигнала формируется импульс. Счетчик 8 числа дублирований имеет два разряда и считает до трех. Дополнительный сумматор 9 по модулю два обеспечивает проверку безошибочности одноименных символов соседних кодограм а, и, если они различны (О и 1 либо 1 и О), формирует импульс сброса счетчика 8 числа дублирований в нулевое состояние. Прием подряд трех синхроннзирующих кодограмм характеризуется тремя импульсами на входе счетчика 8 числа дублирований и отсутствием импульсов сброса в периоды между первым и вторым, а также вторым н третьим импульсами с выхода дешифратора б синхронизирующего сигнала. На выходе формирователя 7 сигнала фазированпя, представляющего собой элемент совпадения на два входа, формируется сигнал фазирования, который подается на временной распределитель 5. Через блок 10 задержки этот же сигнал поступает на сброс счетчика 8 числа дублирований, и этап формирования сигналов фазирования повтор»ется вновь.

При другой кратности дублирования синхронизирующих кодограмм меняется только разрядность счетчика 8 числа дублирований и подключение входов формироьателя 7 сигнала фазирования.

Предложенное устройство cff»xpoffffaaции цифровых сигналов характеризуется повышенной надежностью работы и простоroA конструкции.

Формула изобретения

Устройство синхронизации цифровых сигналов, содержащее объединенные по входу приемный регистр и сумматор по мо дулю два, другой вход и выход которого подключены соответственно к выходу кодирующего блока и к входу приемника, к другому входу которого подключен один из выходов временного распределителя, другие выходы которого подключены к входам кодирующего блока, причем выходы разрядов приемного регистра подключены к соответствующим входам дешифратора синхронизиручощего сигнала, а к входу временного распределителя подключен выход формирователя сигнала фазирования, а также счетчик числа дублирований, о т л и ч а ющ е е с я тем, что, с целью упрощения устройства путем исключения функциональных блоков, в него введены дополнительный сумматор по модулю два и блок задержки, при этом между входом и выходом приемного

640438

Составитель В. Старостин

Техред А. Камышникова Корректор И. Симкина

Редактор К. радилова

Заказ 1008/1566 Изд. ¹ 794 Тнрагк 778 Подписное

НПО Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Тип. Харьк. фил. пред «Патент» регистра включен дополнительный сумматор по модулю два, выход которого и выход блока задержки через счетчик числа дублирований, к другому входу которого подключен выход дешифратора синхрони. зирующего сигнала, подключен к входам формирователя сигнала фазированпя, выход которого поключен к входу блока задержки

Источник информации, принятый во

5 внимание при экспертизе:

1, Патент ФРГ ¹ 2015498, кл, 21а

36 00, 1973.