Устройство для распределения частот в сети радиостанций

Устройство для распределения частот в сети радиостанций

Иллюстрации

Показать все

Реферат

 

;т1

О П И С A Н И E 64О44З

ИЗОБРЕТЕНИЯ ьоюз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 22.03.76 (21) 2336545/18-09 с присоединением заявки № (23) Приоритет (51) М. К..

Н 04L 13!14

Государственный комитет

СССР ло делам изобретениЯ и открытий (43) Опубликовано 30.12.78. Бюллетень ¹ 48 (53) УДК 621.396.2 (088.8) (45) Дата опубликования описания 30.12.78 (72) Авторы изобретения

P. Э. Гут и М. Л. Миневич (71) Заявитель (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЧАСТОТ

В СЕТИ РАДИОСТАНЦИЙ

Изобретение относится к радиосвязи и может использоваться для радиостанций, работающих на общей группе частот.

Известно устройство для распределения частот в сети радиостанций, содержащее 5 блок памяти, выходы которого подключены к входам блока управления, выход которого соединен с первым входом блока памяти (1).

Однако данное устройство не обеспечи- 10 вает достаточной точности распределения частот при воздействии помех.

Цель изобретения — повышение точности распределения частот при воздействии помех. 15

Для этого в устройство для распределения частот в сети радиостанций, содержащее блок памяти, выходы которого подключены к входам блока управления, выход которого соединен с первым входом блока 20 памяти, введены блок выоора частот и последовательно соединенные анализатор качества и дополнительный блок памяти, выход которого подключен к второму входу блока памяти, при этом дополнительные 25 выходы блока управления соединены с управляющими входами дополнительного блока памяти и блока выбора частот, выход которого подключен к дополнительному входу блока управления, при этом блок вы- 30 бора частот содержит блок элементов И и последовательно соединенные реверсивный счетчик, датчик случайных чисел и блок сравнения чисел, выходы которого подключены к входам блока элементов И, выход которого соединен с первым входом реверсивного счетчика, соответствующие выходы которого подключены к дополнительным входам блока сравнения чисел, причемвторой и третий входы реверсивного счетчика являются управляющими входами блока выбора частот, выходом которого является дополнительный выход реверсивного счетчика, кроме того, блок управления содержит логический узел, два элемента ИЛИ, триггер и два распределителя, выходы которых подключены к входам логического узла, причем дополнительный выход первого распределителя соединен с первым входом первого элемента ИЛИ и входом триггера, первый выход которого подключен к первому входу второго распределителя, дополнительный выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен к второму входу второго распределителя, выход первого элемента ИЛИ соединен с входом первого распределителя, а на вторые входы элементов ИЛИ подан стартовый импульс, при этом второй выход триггера, выход второго

3 элемента ИЛИ и первый выход логического узла являются дополнительными выходами блока управления, входами которого являются дополнительные входы логического узла, второй выход которого является выходом блока управления.

На чертеже изобра>кена структурная электрическая схема предложенного устройства.

Устройство для распределения частот в сети радиостанций содержит блок 1 памяти, выходы которого подключены к входам блока 2 управления, выход которого соединен с первым входом блока 1 памяти, а также блок 3 выбора частот и последовательно соединенные анализатор 4 качества и дополнительный блок 5 памяти, выход которого подключен к второму входу блока

1 памяти, при этом дополнительные выходы блока 2 управления соединены с управляющими входами дополнительного блока

5 памяти и блока 3 выбора частот, выход которого подключен к дополнительному ьходу блока 2 управления.

Блок 3 выбора частот содержит блок элементов И 6 и последовательно соединенные реверсивный счетчик 7, датчик 8 случайных чисел и блок 9 сравнения чисел, выходы которого подключены к входам блока элементов И 6, выход которого соединен с первым входом реверсивного счетчика 7, соответствующие выходы которого подключены к дополнительным входам блока 9 сравнения чисел, причем второй и третий входы реверсивного счетчика 7 являются управляющими входами блока 3 выбора частот, выходом которого является дополнительный выход реверсивного счетчика 7.

Блок 2 управления содержит логический узел 10, два элемента ИЛИ 11 и 12, триггер 13 и два распределителя 14 и 15, выходы которых подключены к входам логического узла 10, причем дополнительный выход первого распределителя 14 соединен с первым входом первого элемента ИЛИ 11 и входом триггера 13, первый выход которого подключен к первому входу второго распределителя 15, дополнительный вьгход которого соединен с первым входом второго элемента ИЛИ 12, выход которого подключен к второму входу второго распределителя 15, выход первого элемента ИЛИ 11 соединен с входом первого распределителя

14, а на вторые входы элементов ИЛИ 11 и

12 подан стартовый импульс, при этом второй выход триггера 13, выход второго элемента ИЛИ 12 и первый выход логического узла 10 являются дополнительными выходами блока 2 управления, входами которого являются дополнительные входы логического узла 10, второй выход которого является выходом блока 2 управления.

Устройство работает следующим образом.

Зд

В дополнительном блоке 5 памяти постоянно хранятся (и по мере необходимости возобновляются) вар иационные ряды uñoõ

М станций, построенные из значений параметра качества (например, отношения сигнала/шум) на всех частотах по сигналам с анализатора 4. Сведения о качестве каналов, которые получаются в анализаторе 4, получаются, например, по результатам приема испытательных сигналов, периодически излучаемых либо специальными, либо связанными передатчиками.

В момент перестройки радиолиний на вход 16 и далее на второй элемент ИЛИ 12 поступает стартовый импульс, который с выхода второго элемента ИЛИ 12 поступает на вход второго распределителя 15, на вход дополнительного блока 5 памяти и через первый элемент ИЛИ 11 — на вход первого распределителя 14. По этому сигналу из дополнительного блока 5 памяти в блок 1 памяти переписываются номера частот, соответствующие первым членам вариационных рядов каждой из М станций.

Блок 1 памяти содержит MQN ячеек памяти, расположенных,в М рядов и У столбцов. Каждый столбец блока 1 памяти соответствует определенной частоте. Таким образом, после записи в каждой строке блока 1 памяти возбуждена только одна ячейка, соответствующая наилучшей рабочей частоте для данной станции.

Одновременно сигнал с выхода второго распределителя 15 поступает на логический узел 10 и тем самым подключает реверсивный счетчик 7 через логический узел 10 к первым выходам блока 1 памяти (выходам первого столбца блока 1 памяти).

Далее с первого распределителя 14 на входы блока 1 памяти последовательно с периодом т поступают импульсы опроса ячеек блока 1 памяти. Первый импульс опрашивает ячейки первой строки (соответствующей станции № 1), второй импульс— второй строки (станция № 2) и т. д. до строки (станции № М). Импульс проходит на выход только в том случае, если соответствующая ячейка в строке возбу>кдена.

Таким образом, за время Тт через логический узел 10 на вход реверсивного счетчика 7 поступает количество импульсов, равное количеству станций, претендующих на частоту с № 1. С выхода первого распределителя 14 импульс через первый элемент ИЛИ 11 поступает вновь на вход первого распределителя 14 и одновременно— на триггер 13, переводя его в единичное состояние и тем самым разрешая считывание результата из реверсивного счетчика 7.

Если предположить, что зафиксированное в реверсивном счетчике 7 число больше О, тогда по сигналу с триггера 13 реверсивный счетчик 7 переходит в режим вычитания, сигнал на его выходе возбуждает датчик 8, а один из сигналов, соответствующих записанному в реверсивном счетчике 7 числу, поступает на вход блока 9 сравнения, в котором хранятся значс пя порогов.

На другой вход блока 9 сравнения поступает c Jl s"i B r! Qe ".исло из датчика 8. Здесь и производится выбор одной из станций, которой отдается выбранная частота. В зависимости от результата сравнения появляется сигнал на одном из выходов блока

9 сравнения, который через блок элементов

И 6 поступает в реверсивный счетчик 7 и вычитается из числа, записанного в реверсивном счетчике 7. Затем сигналы с первого распределителя 14 вновь поступают поочередно на входы логического узла 10, однако теперь сигналы с выхода логического узла 10 вычитаются из содержания реверсивного счетчика 7 (поскольку он переводится в режим вычитания сигналом с триггера 13). В момент обнуления реверсивного счетчика 7 сигнал с его выхода поступает в логический узел 10, с выхода которого поступает сигнал в блок 1 памяти — в строку, соответствующую той станции, которой отдается выбранная частота (это соответствие устанавливается в логическом узле 10 совпадением сигнала с первого распределителя 14 и с выхода реверсивного счетчика 7). После этого данная строка блока 1 памяти блокируется до конца сеанса перестройки.

Если же после первого опроса блока 1 памяти в реверсивном счетчике 7 фиксируется О, то не поступает никакого сигнала из реверсивного счетчика 7 на датчик 8, блок 9 сравнения и в логический узел 10.

Это свидетельствует о том, что ни одна из

M станций не выбирает эту частоту в качестве 1-го члена вариационного ряда.

После того как сигнал доходит до конца первого распределителя 14, он вновь поступает через первый элемент ИЛИ 11 на его вход и одновременно переводит триггер 13 в нулевое положение. Сигнал с выхода триггера 13 переводит реверсивный счетчик 7 в режим суммирования и одновременно посылает сигнал во второй распределитель 15, сигнал с выхода которого поступает на логический узел 10 и подключает реверсивный счетчик 7 к выходам ячеек памяти второго столбца блока 1 памяти.

Тем самым проверяется вторая частота.

После опроса всех У частот сигнал с выхода второго распределителя 15 через второй элемент ИЛИ 12 вновь поступает на его вход, а также в дополнительный блок 5 памяти. По этому сигналу в блок 1 памяти записываются номера частот, соответствующие вторым членам вариационных рядов всех станций (за исключением тех, которые уже выбрал,! частоту и "-аблокировапь .). В каждой строке блока 1 памяти записывается только одна частота, поэтому запись новой частоты производится после стирания старой.

"0

6"

6

После этого вновь сигналом .со второго распределителя 15 через логическии узел 10 к rерво,!y .толбцу блока 1 памяти подключается реьерсивный счетчик 7 и цикл работы повторяется.

При использовании предложенного устройства увеличивается точность распределения частот при воздействии помех.

Формула изобретения

1. Устройство для распределения частот в сети радиостанций, содержащее блок памяти, выходы которого подключены к входам блока управления, выход которого соединен с первым входом блока памяти, отличающееся тем, что, с целью повышения точности распределения частот при воздействии помех, в него введены блок выбора частот и последовательно соединенные анализатор качества и дополнительный блок памяти, выход которого подключен к второму входу блока памяти, при этом дополнительные выходы блока управления соединены с управляющими ьходамп дополнительного блока памяти и блока выбора частот, выход которого подключен к дополнительному входу блока упр авления.

2.- Устройство по п. 1, о тл и ч а ю щ ее ся тем, что блок выбора частот содержит блок элементов И и последовательно соединенные реверсивный счетчик, датчик случайных чисел и блок сравнения чисел, выходы которого подключены к входам блока элементов И, выход которого соединен с первым .входом реверсивного счетчика, соответствующие выходы которого подключены к дополнительным входам блока сравнения чисел, причем второй и третий входы реверсивного счетчика являются управляющими входами блока выбора частот, выходом которого является дополнительный выход реверсивного счетчика.

3. Усзройство по и. 1, о т л и ч а ю щ е е с я тем, что блок управления содержит логический узел, два элемента ИЛИ, триггер и два распределителя, выходы которых подключены к входам логического узла, причем дополнительный выход первого распределителя соединен с первым входом первого элемента ИЛИ п входом триггера, первый выход которого подключен к первому входу второго распределителя, дополнительный выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен к второму входу второго распределителя, выход первого элемента

ИЛИ соединен с входом первого распреде",èTåëÿ, а на вторь е входы элементов ИЛИ подан стартовый импульс; при этом второй выход триггера, выход второго элемента

ИЛИ и первый выход логического узла яв640443

7Б

Составитель Т. Маркина

Техред С. Антипенко

Корректор Е. Хмелева

Редактор К. Щадилова

Заказ 2365/4 Изд. № 816 Тираж 778 Подписное

НПО Государственного комитета СССР по делам изобретений и открытий

113035, Москва, К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 ля1отся дополйительными выходами блока управления, входами которого являются дополнительные входы логического узла, вторОй вь1ход которого яйляется выходом блока управления.

Источники информации, принятые во внимание прои экспертизе

1. Хлытчиев С. М. и др. Пути автоматизации радиоприемных центров. — «Электро5 связь», 1958, № 6, с. 30 — 34.