Устройство для передачи и приема сообщений

Устройство для передачи и приема сообщений

Иллюстрации

Показать все

Реферат

 

641488

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВЙДВТВЛЬСТВУ

Сотоа Советсиих

Социалистических

Респубики (6)) Дополнительное к авт. саид-ву „ (22) ЗаавлЕио 10.01.77 (21) 2443355/18-24 с присоединением заявки № (23) ПриоритетОпубликовано 05.01.79тэюллетеиь № 1

Дата опубликования описания {ф.{)1.79 (51) М. Кл. (3 08 С 25/00

Гасударственный немнтет

СССР ео делам нзобретеннй н аткритнй (53) УДК 621.376..56(088.8) (72) Авторы изобретения

В. A. Хохлов, A. ф. Кившик и Л. Г. Ошерович (7a) Заявители (54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМА

СООБЩЕНИЙ

Устройство для передачи н приема сообщений относится к технике приема и передачи информации и может найти применение в системах связи, радиотелеметрии, фототелеграфни и телевидении.

Известно устройство связи с дельта-мо5 дуляцией, содержащее на передающей стороне кодирующее устройство, выполненное на логических элементах, блоках вычитания, квантователе, интеграторе, синхрониэаторе, делителе частоты, блоке стробирования, вентилях и источнике опорного напряжения, а на приемной стороне — декодирующее устройство, выполненное на интеграторе, фильтре нижних частот, синхронизаторе, делителе частоты, блоке стробирования, логических элеменгах и источнике опорного напряжения (!).

Наиболее близким по технической сущ-.. ности к изобретению является устройство связи с дельта-модуляцией, содержащее на передающей стороне кодирующий узел и на приемной стороне декодирующий узел, в состав кодирующего узла входит первый логический элемент, выход которого соединен с первым входом второго логического элемен2 та и первым входом блока вычитания, выход которого связан с одним из входов квантователя, другой вход которого соединен с пер-. вым выходом синхронизатора, выход квантователя соединен с каналом связи и с первым входом интегратора, выход которого. соединен со вторым входом блока вычитания и с первым входом третьего логического элемента, выход которого связан со вторым входом интегратера, а второй вход — с выходом блока стробирования, который так же соединен со вторыми входами первого и второго логических элементов, второй выход синхронизатора через делитель соединен с первым входом блока стробирования, втоp0i вход которого связан с выходом блока запрета, иа приемной стороне к каналу связи подключены первый вход интегратора и вход синхронизатора, выход которого через делитель частоты соединен с первым входом блока стробирования, второй вход которого связан с выходом блока запрета, выход бло-. ка стробирования соединен с первым входом логического элемента, второй вход которого связан с выходом интегратора, который так же соединен со входом фильтра, вы. ход логического элемента соединен со вто3 рым входом интегратора, выход фил ьтра подключен к выходу устройстваИ, Недостатком устройства является его сложность и невозможность обеспе ения выСОКОЙ тОЧНОСтн КОРРЕКЦйн, т.к, В УСТРОйстве в качестве опорных сигналов для коррекции используются аналоговые сигналы, н, следовательно, аналоговая техника. Это приводит к необходимости тщательного подбора н согласования элементов уст-ройс-ва.

Другим недостатком является то, что в устроАсТее не учитывается время передачи н преобразования инфОрмации, что привОдит к несовпаденнто интервалов времени коррекции э кодирующем и декодирующем ужчах.

Целью изобретения является упрогцение устройства н повыщенне его TGHHocти.

Достигается это введением на прнемнои

И ПЕРЕДНЮЩЕй CTOPQHQ УСТРОйстпа ДЕТЕЦТОров крутизны, каждый из которых состоит из последовательно соединенных блока памяти н решающего блока, на передающей стороне вход детектора крутизны соединен с выходом квантователя, а выход детекгоракрутизны соединен со входом блока заирета на приемной стороне Ex детектора Kp)!тизиы соединен с каналОм связи, а выход— со входом блока запрета.

На чертеже представлена структурная схема устрОйства.

Устройство содержит на передающей стороне кодирующий узел 1 и Ва приемнОй стО- роне декоднрую ций узел 2 g состав коаиру ющего узла входит блок вычитания 3, квантователь 4, интегратор- 5, синхронизатор 6, делитель частоты 7, блок стробиравання 8, логические элементы 9, 10, 11, блок запре12, детектор Fp jTB39hl 13, блок памяти

14 и решающий блок 15, на приемной стороне декоднрующий узел 2 содер."к .гг делитель частоты 161 блок стробироиання 17,. Аогнчес кнй элемент 18, блок запрета 19, синхронизатор 20 интегратор 21 фильтр 22 детектор крутизны 23, состоящий из блока памяти

24 и решающего блока 25.

Устройство работает следующим образом.

В коднрующем узле 1 исходный сигнал

Ut через логический элемент 9 подается на блок вычитания 3, соединенный с квантователем 4. В блоке вычитания 3 формируется сигнал разности между исходным сигналом Б» и сигналом аппроксимации Ux, вырабатываемым интегратором 5, первый вход которого связан с выходом квантователя 4, а выход — со входом блока вычитания 3. Разностный сигнал поступает в квантователь 4, где в соответствии со знаком этого сигна,ла формируется последовательность импульсов дельта-потока U>„«+1» и « -1», несущих информацию о скорости изменения исходного сигнала. Импульсы дельта-потока поступают в канал связи, в интегратор 5 и на вход блока памяти 14, детектора крутизны 13, блок памяти 14 запоминает несколь4 ко послед н и х и м пульсов дел ьт а - пото к а. Е го выход связан со входом решаюшего блока, который реагирует только на такие состояния блока памяти 14, которые соответствуют медленным изменениям исходного сигнала Если блок памяти окажется в одном нз таких состояний, то решающий блок 15 выдаст сигнал на блок запрета 12, выходной сигнал которого открывает блок стробнровакня 8, При этом выход делителя частоты

1@ Оказывается соединенным с выходом блока стробироваиня 8 и тем самым обеспечивается возможность функционирования коррекции в кодирующем узле 1. Если же блок памяти l4 окажется в состоянии, соответствующем быстрым изменениям сигнала, то . решающий блок 15 не выдает сигнал на блок запрета 12 н блок стробировання 8 остается закрытым. В этом случае выход делителя частоты 7 оказывается отсоединенным от выхода блока стробирования 8 и прекращается возможность функционирования коррекции в кодирующем узле 1.

Работой все о кодирующего узла 1 управляет синхронизатор 6, с одного из выходов которого поступают импульсы на квантователь 4 для формирования дельта-потока

И»», Другой выход синхронизатора 6 связан со входом делителя частоты 7, с выхода которого снимаются кратковременные импульсные сигналы И4„, период следования которых соответствует периодичности проза цесса коррекции.

При обеспечении возможности функционирования механизма коррекции с выхода делителя частоты 7 через блок стробирова ння 8 подаются управляющие сигналы на входы логических элементов 9, 10, 11. При поступлении управляющего сигнала на логический элемент 9 осуществляется снятие сигнала со вхОда блОка Вычитания 3, а логический элемент 10 закорачивает этот вход, обеспечивая на нем нулевой сигнал. Одно<о временно. логический элемент 11, выход которого связан со вторым входом интегратора 5„а второй вход — с выходом интегратора 5, закорачивает его выход, обеспечивая равенство нулю напряжения аппроксимации.

При снятии управляющего сигнала логический элемент 9 пропускает исходный сигнал на вход блока вычитания 3, логические элементы 10 и 11 разрывают соответствующие цепи короткого замыкания и на выходе квантователя 4 в соответствии с механизмом дельта-модуляции формируется последовательность импульсов «+1» или « — 1», соответствующая скачку напряжения исходного сигнала U< и отражающая его истинное значение в момент коррекции.

Б интеграторе 21 декодирующего узла 2 осуществляется интегрирование принимаемых импульсов дельта-потока U, Выходное напряжение Ug> интегратора 21 поступает на фильтр 22 н с его выхода снимается

641488

5 восстановленный сигнал U> по форме близкий к исходному сигналу Ui.

Сигналы Ц поступают также на вход блока памяти 24, детектора крутизны 23.

Блок памяти 24 запомичает несколько последних импульсов дельта-потока. Выход блока памяти 24 связан со входом решающего блока 25, который реагирует только на такие состояния блока памяти 24, которые соответствуют медленным изменениям сигнала аппроксимации Ця, а, следовательно, и

16 восстановленного сигнала Uy. Если блок памяти 24 окажется в одном из таких состояний, то решающий блок 25 выдаст сигнал на блок запрета 19, выходной сигнал с которого открывает блок стробирования 17.

При этом выход делителя частоты 16 оказывается соединенным с выходом блока стробирования 17, н тем самым обеспечивается функционирование коррекции в декодирующем узле 2, Если же блок памяти 24 окажется в состоянии, соответствующем быстрым изменениям сигнала аппроксимации Ug> то решающий блок 25 не выдает сигнал на вход блока запрета 19, который своим выходным сигналом закрывает блок стробирования 17. В таком случае выход делителя частоты 16 оказывается отсоединенным от выхода блока стробировання !7 и коррекция в декодирующем узле 2 не функционирует.

Работой всего декодирующего узла 2 управляет синхронизатор 20, работающий сии- . з© хронно с синхронизатором 6 кодирующего узла 1, Вход синхронизатора 20 соединен со входом интегратора 21 и детектора крутизны 23, а выход — со входом делителя частоты 16. Последний вырабатывает кратковременные импульсы 048, период едования которых соответствует периодичности процесса коррекции. При обеспечении возможности функционирования механизма коррекции сигнала U4 через блок стробирования 17 подаются на первый вход логичес- 4о кого элемента 18, второй вход которого соединен с выходом интегратора 21, а выход логического элемента 18 связан со вторым входом этого интегратора. При подаче импульса Upý .на логический элемент 18, последний закорачивает выход интегратора 21, обеспечивая равенство нулю ситнала аппрок- . симации Ug< к моменту приема последовательности импульсов, вырабатываемых в кодирующем узле 1 в результате коррекции по описанному выше способу. Результатом интегрирования этой последовательности им6 пульсов является сигнал, отражающий нстийное значение исходного сигнала Ui, Формула изобретения

Устройство для передачи н приема сообщений, содержащее на передающей стороне кодирующий и на приемной стороне декоднрующий узлы, в состав кодирующего узла входит первый логический элемент, выход которого соединен с первым входом второго логического элемента и первым входом блока вычитания, выход которого связан с одним входом квантователя, другой вход которого соединен с первым выходом синхронизатора, выход квантователя соединен с каналом связи и с первым входом интегратора, выход которого соединен со вторым входом блока вычитания .и с первым входом третьего логического элемента, выход которого связан со вторым входом интегратора, а второй вход — " выходом блока стробнрования, который так же соединен со вторыми входами первого и второго логических элементов, второй выход синхронизатора через делитель соединен с первым входом блока стробировання, второй вход которого связан с выходом блока запрета, на приемной стороне к каналу связи подключены первый вход интегратора н вход синхронизатора, выход которого через делитель частоты соединен с первым входом блока стробировання, второй вход которого связан с выходом блока запрета, выход блока стробирования соединен с первым входом логического элемента, второй вход которого связан с выходом интегратора, который так же соединен со входом фильтра, выход логического элемента соединен со вторым входом интегратора, .выход фильтра подкл|очен к выходу устройства, отлача>ощееся тем, что, с целью упрощения устройства и повышения его точности на приемной и передающей стороне введены детекторы крутизны, каждый из которых состоит из последовательно соединенных блока памяти и решающего блока, на передающей стороне вход детектора крутизны соединен с выходом квантователя, а выход — со входом блока запрета, на приемной стороне вход детектора крутизны сое динен с каналом связи, а выход — со входом блока запрета.

Источники информации, принятые во внимание при экспертнзе:

l. Авторское свидетельство СССР № 416862, кл. Н 03 К 13/22,04.01.?2.

2. Авторское свидетельство СССР

¹ 479249, кл. Н 03 К 13)22, 21.05.73.

64! 488

)

Составитель О. Богомолова

Редактор В. Лукин Техред О. Луговая Корректор Л. Веселовская

Заказ 7620/47 Тираж 709 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий ! 13035, Москва, Ж-35. Рау соска я наб., д. 4/5

Филиал ППП «Патент», г. Уж ород, ул. Проектная, 4