Устройство для поэлементного фазирования приемников дискретной информации

Устройство для поэлементного фазирования приемников дискретной информации

Иллюстрации

Показать все

Реферат

 

ii I) 642863

Сюой Соеетсюа

Социал исти чесюа

Распубаик (6() ДОполнительное к авт. свил-ву% 540396 (22) Заявлено12.03.76 (21) 2336149/18-09 с присоединением заявки №

{23) Приоритет—

Опубликовано15,01.79.Бюллетень № 2

Дата опубликования описания 1801.79 и (51) М. Кл

Н 04 4 7/10

Гввудврвтввнньй нвмнтвт ссср вв данам нзобрвтвннй я втнритнй (53) УДК 621.394..662(088,8) (72) Авторы изобретения

Ю. И. Пискун и И. И. Попше (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ПОЭЛЕМЕНТНОГО ФАЗИРОВАНИЯ

ПРИЕМНИКОВ ДИСКРЕТНОЙ ИНФОРМАБИИ

Изобретение относится к электросвязи и может быть- использовано в системах, предназначенных для передачи данных.

Известно устройство для поэлемент ного фазирования приемников дискретной информации по авт. св. ¹ 540396, содержащее последовательно соединенные задающий генератор и делитель частоты, выполненный в виде последовательно соединенных триггеров, парафажые выходы которых, кроме триггера старшего разряда, подключены к соответствующим входам первого элемента И, выход которого подключен к одному из входов второго элемента И, входной блок, первый и второй триггеры и третий элемент

И, при.этом выход задающего генератора подключен к счетному входу первого триггера, нулевой выход которого подключен к разрешающему входу триггера младшего разряда делителя частоты, а единичный выход — к соответствующему входу триггера второго разряда делителя частоты через третий элемент

И, к другому входу которого и к нулевым входам второго триггера подключен единичный выход триггера старшего разряда делителя частоты, причем единичный вход второго триггера соединен с выходом входного блока, а единичный выход - с соответствующим входом первого триггера через второй элемент И, арафазные выходы триггера старшего разряда делителя частоты являются выходами устройства 1

Однжо извес шое устройство имеет недостаточную скорость вхождения в синхроннзм.

Белью изсбретення нвляется увеличение скорости вхождения в синхронизм.

Для этого в устройство .для поэлементного фазирования приемников дискретной информации, содержащее последовательно соединенные задающий генератор и делитель частоты, выполненный в виде последовательно соединенных триггеров, парафазные выходы которых, 642863 кроме триггера старшего рааряда, подключены к соответствующим входам нервого элемента И, выход которого подкаочен к одному иэ входов второго элемента И, входной блок, первый и второй триггеры и третий элемент И, при этом выход задающего генератора подключен к счетному входу первого триггера, нулевой выход которого подключен к разрешающему входу триггера младшего разряда делителя частоты, а единичный выход - к соответствующему входу триггера второго разряда делителя частоты через третий элемент И, к другэму входу которого н к. нулевым входам второго триггера подключен единичный выход триггера старшего разряда делителя частоты, причем единичный вход второго триггера соединен с выходом входного блока, а единичный выход - с соответствующим входом первого триггера через второй элемент И, парафазные выходы триггера старшего рааряда делителя частоты являются выходами устройства, введены пять дополнительных элементов И и нереключатель, при этом выход первого дополнительного элемента

И через второй дополнительный элемент И подключен к единичному входу

I триггера старшего разряда делителя частоты и к нулевым входам триггеров других разрядов делителя частоты, а выход третьего дополнительного элемента И через четвертый и пятый дополнительные элементы И подключен к первому и второму дополнительным входам первого триггера соответственно, причем к одному из входов первого и третьего дополнительных элементов И через переключатель поданы соотВетст вующие единичный и нулевой нотенцпалы, к другим входам подключены выходы триггеров соответствующих разрядов делителя частоты, а к двум другим входам второго и четвертого дополнительных элементов И подключены нулевые выходы триггера старшего разряда делителя частоты и второго триггера соответственно, единичные выходы которых подключены к двум другим входам пятого дополнительного элемента И ="oîòâåòñòâåííý выход которого подключен к дополнительному вхсду третьего элемента И.

На чертеже приведена структурная электрическая схема устройства.

Устройство для иозлементного фази- рования приемников дискретной информа5

20 5

ЗО

55 пии содержит последовательно соединенные задающий генератор 1 и делитель

2 частоты, выполненный в виде после. довательно соединенных триггеров

3-1 — 3- g, парафаэные выходы которых, кроме триггера 3-р старшего раз=ряда, подключены к соответствующим входам первого элемента И 4, выход которого подключен к одному из входов второго элемента И 5, входной блок 6, первый 7 и второй 8 триггеры и третий элемент И 9, при этом выход задающего генератора 1 подключен к сче = ному входу первого триггера 7, нулевой выход которого подключен к разрешающему входу триггера 3-1 младшего раз= ряда делителя 2 частоты, а единичный выход — к соответствующему входу триг-гера 3-2 второго разряда делителя 2 через третий элемент И 9, к другому входу которого и к нулевым входам второго триггера 8 подключен единичный выход триггера 3-g старшего разряда делителя 2, причем единичный вход второго триггера 8 соединен с выходом входного блока 6, а единичный выход с соответствующим входом первого триггера 7 череа второй элемент

И 5. Устройство содержит также пять дополнительных элементов И10 — И 14 и переключатель 15, при этом выход первого дополнительного элемента И 10 через второй дополнительный элемент

И 11 подключен к единичному входу триггера старшего разряда 3-И делителя частоты 2 и к нулевым входам триггеров 3-1, 3-2 других разрядов делителя частоты 2, а выход третьего дополнительного элемента И 12 через четвертый и пятый дополнительные элементы И 13 и И 14 подключен к первому и второму дополнительным входам первого триггера 7 соответственно, причем к одному иа входов первого и третьег о дополнительных элементов

I И 10, И 12 через переключатель 15 поданы соответствующие единичный и нулевой потенциалы, а к другим входам подключены выходы триггеров 3-1

3- q соответствующих разрядов делителя 2, к двум другим входам второго и четвертого дополнительных элементов

И 11, И 13 подключены нулевые выхо= ды триггера 3-g старшего разряда делителя 2 и второго триггера 8 соответственно, единичные выходы которых под= ключены к двум другим входам пятого дополнительного элемента И 14 соответственно, выход которого подключен к дополнительному входу третьего элемента И 9.

Устройство работает следующим образом.

При подаче на общий контакт переключателя 15 потенциала логического

О элементы И 10 и И 12 оказываются запрещенными и, в свою очередь, выходными сигналами запрещают работу элементов И 11- И 14. При отсутствии входного сигнала на единичном входе триггера 8 последний сигналом с выхо=да триггера старшего разряда 3-д де= лителя 2 частоты сбрасывается в состояние 0" и элемент И 5 в этом состоянии запрещается. Таким образом исключается воздействие управляющих сигналов на триггеры 3-1 — 3- q делителя 2 и последний работает в режиме деления частоты на q.

Если на единичный вход триггера 8 поступает сигнал в зоне опережения, то в момент, когда состояние делителя

2 становится равными/ - 1 (например, для Я =800, Я (2- 1=399), срабатывает элемент И 4 и через элемент

И 5 потенциал логической 1» поступает на вход разрешения записи 1 в триггер 7. Очередным импульсом трит гера 7 устанавливается в состояние

1, триггеры 3-1 — 3- Ц делители 2 устанавливаются и состояние О, триггер старшего разряда 3- g делителя 2 частоты переходит в состояние "О, и по цепи: единичный выход триггера

3-, элемент И 9 записывается единипа в триггер 3-2 делителя 2 по значащему моменту сигнала триггера З-tt.

Последующий импульс с вь:ход задающего генератора 1 пе воспринимается делителем 2, так как соответствующие

BxopbI триггера 3-1 запрещены сигналом с нулевого выхода триггера 7, но сбрасывает триггер 7 в состояние 0 .

Если же триггер 8 устанавливается в состояние 1 в зоне отставания, то устройство работает аналогичным образом, однако импульс записи единицы в триггер 3-2 делителя 2 не формируется, так как логический элемент И 9 оказывается запрешенным в зоне опережения до прихода импульса, определяющего величину рассогласования в этой зоне. В итоге получается не добавление одного импульса, как в зоне опережения, а запрешение одного импульса независимо от величины рассогласования фаэ входного и формируемого сигналов.

При установке переключателя 15 в состояние, когда на evо общем контакте будет потенциал логической 1.", элеменгы И 10 и И 12 включены и рабо тают допопнительно элемент И 11—

И 14, причем вышеописанные режимы работы сохраняются.

НрН отсутствии входноГО сиГнала элементы И 5 и И 14 запрещены csv налом логического О с единичного выхода триггера 8; элемент И 13 разрешен сигналом с нулевого выхода этого же триггера 8. B зоне опаздывания сигнал с выхода элемента И 12, определяющий единичные состояния К первых, начиная .. с младшего, триггеров 3-1 и 3-2 делителя 2 частоты, через элемент И 13 проходит на вход разрешения записи 1 в триггер 7. Очередной импульс сбрасывает первые К триггеров триггеры (3-1 и 3-2) в состояние 0 а триггер 7 — в состояние 1 . Последующий импульс с выхода задающего генератора 1 не воздействует на делитель 2 и сбрасывает в 0 триггер 7. Таким образом происходит запрещение каждого

2 + 1 импульса до тех пор, пока в зоне опаздывания задающий генератор 1 не выдаст количество импульсов, равное

Я/Я(где 1E — коэффициент деления де-. лителя 2 частоты), причем в этом. случае делитель 2 зафиксирует строго определенное количество импульсов, мень шеЯ/2. Элемент И 10 «дешифратор этого состояния.

Сигнал с выхода элеменга И 10 при отсутствии входного сигнала в зоне опаздывания сбрасывает триггер 3- И делителя 2 в состояние »1, а все другие триггеры делителя 2 — в состояние

0, снимая тем самым ненужную коррекцию в этой зоне. В случае, если входной сигнал попадает в зону опаздывания, триггер 8 устанавливается в состояние 1" и элемент И 11 запрешается, одновременно разрешается элемент

И 5 и на границе зоны опаздывания происходит эапрешение одного импульса, обусловленное срабатыванием элемента

И 4, как объяснялось ранее. Таким образом, количество запрешенных по входу импульсов пропорционально рассогласованию в зоне опаздывания.

B зоне опережения эле енты И 5, И 13 и V. 1 4 запрещены до прихопа входного сигнала, которым триггер 8 устанавливается в состояние "1, раз решается элемент И. 1 4, и сигнал логической «1, определяемый срабатыванием элемента И 12, проходит через элемент fP 14 на вход триггера 7. Очередной импульс задающего генератора 1 сбрасывает первые К триггеров делителя

2 чаотФпй в состояние 0 и устанавливает в состояние 1 триггер 7. йо заданному фронту car нала с выхода элемента И 14 триггер 3-2 делителя

2 устанавливается в состояние 1 . Последуюиай импульс .задающего генератора

1 не воспринимается делителем частоты 2, а сбрасывает триггер 7 в состояние "О" (так как предыдущим импульсом был снят сигнал логической единицы с выхода элемента И 12). В конце зоны опережения срабатывает элемент

И 4 и происходит добавление импульса на границе зон„как описывалось выше.

Таким обпазом, количество добавляемых имульсов в зоне опережения пропорцио нально рассогласованию сигналов, 1 Предложенное устройство по сравнекиа с известным за счет введения пропорционального фазирования позволяет расширить область его применения и увеличить скорость вхождения в синхрокизм, Оно может применяться как при подаче текстов вида (1:1), случайного вида, так и специальных текстов вида

1 64, 1:128 и т„д, 642863

Формула изобретения

Устройство для поэлементного фазирования приемников дискретной информа5 ции по авт, св, N 540396 о т л и—

° ° > ч а ю щ е е с я тем, что, с целью увеличения скорости вхождения в сннхронизм, введены пять дополнительных элементов И и переключатель, при этом

10 выход первого дополнительного элемента И через Второй дополнительный элемент И подключен к единичному входу триггера старшего разряда делителя частоты и к нулевым входам триггеров других разрядов делителя частоты, а выход третьего дополнительного элемента И через четвертый и пятый дополнительные элементы И подключен к первому и второму дополнительным входам перваго триггера соответственно, причем к одному из входов первого и третьего ..дополнительных элементов И через переключатель поданы соотввтствующие единичный и нулевой потенциалы, к другим входам подключены выходы триггеров соответствующих разрядоВ делителя частоты, а к двум другим входам второго и четвертого дополнительных элементов И подключены нулевые выхсь"

36 ды риггер старшего р"ряда де ля частоты и второго триггера соотве ственйо, единичные выходы которых подключены к двум другим входам пятого дополнительного элемента И соответственно, выход которого подключен

K ДОПОННИТЕЛЬНОМУ ВХОДУ ТРЕТЬЕГО ЭЛЕмента И.

ЦНИИПИ Заказ 7782/55 Тираж 774 Подписное филиал ППП Патент", г. Ужгород, ул. Проектная, 4