Устройство для коррекции фазы цифровых сигналов записи и считывания

Устройство для коррекции фазы цифровых сигналов записи и считывания

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

И ПАТЕНТУ (61) Дополнительный к патенту (22) Заявлеио 15,04.76(21) 2343154/18-09 (23) Приоритет - (32) 18.04. 1975 (31) 7 5 1 2 1 78 (331 Франция

Опубликовано 25. 01. 79.Бюллетень № 3

Дата опубликования описания 28.01.79

Союз Советских

Сощиалистических

Респубпик (11) 644 4О8 (51) М. Кл.

Н 04 L 7/02

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 621.394.. 662 (088. 8) (72) Автор изобретения

Иностранец

Андре Огюст Авено (Франция) Иностранная фирма

"Сосьете Аноним де Телекоммюникас (Ф ранци я) (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОРРЕКЦИИ ФАЗЫ

ЦИФРОВЫХ СИГНАЛОВ ЗАПИСИ

И СЧИТЫВАНИЯ

Изобретение относится к технике связи и может использоваться в устройствах опознавания цифровой последовательности, в частности в устройствах для сравнения фаз сигналов записи и считывания.

Известно устройство для коррекции фазы цифровых сигналов записи и считывания, содержащее буферный блок памяти и блок сравнения, выход которого подключен к первому входу блока уплотнения импульсов, на второй вход которого подан сигнал

«разрешение уплотнения», однако данное устройство имеет большое время коррекции цифровых сигналов записи и считывания 11).

Цель изобретения — сокращение времени коррекции цифровых сигналов записи и считывания.

Для этого в устройство для коррекции фазы цифровых сигналов записи и считывания, содержащее буферный блок памяти и блок сравнения, выход которого подключен к первому входу блока уплотнения импульсов, на второй вход которого подан сигнал «разрешение уплотнения», введены два счетчика и два элемента НŠ— И, а блок сравнения выполнен в виде двух триггеров, при этом выходы первого счетчика подключены соответственно к входу записи буферного блока памяти, к тактовому. входу первого триггера и к входу D второго триггера, к входу установки нуля которого подключен выход первого триггера, к входуИ которого подключены выходы второго счетчика через первый элемент НŠ— И, а выход блока уплотнения импульсов подключен через второй элемент НŠ— И к тактовому входу второго триггера и к входу второго счетчика, выход которого подключен к входу считывания блока буферной памяти, причем на тактовые входы первого счетчика и второго элемента НŠ— И соответственно поданы тактовые импульсы записи и считывания, на вход установки нуля первого триггера подан задерживающий сигнал, а выход второго триггера является выходом блока сравнения.

На чертеже изображена структурная электрическая схема предложенного устройства.

Устройство для коррекции фазы цифровых сигналов записи и считывания содержит буферный блок 1 памяти и блок сравне6444 08

35 ния 2, выход которого подключен K первому входу блока уплотнения 3 импульсов, II3 второй вход которого подан сигнал «разрешение уплотнения», а также два счетчика 4, 5 и два элемента HF.---И 6 и 7, а блок сравнения 2 выполнен в виде двух триггеров 8 и 9, 5 при этом выходы первого счетчика 4 подключены соответственно к входу записи буферного блока 1 памяти, к тактовому входу первого триггера 8 и к входу D второго триггера 9, к входу установки нуля которого подключен выход первого триггера 8, к входу 0 которого подключены выходы второго счетчика 5 через первый элемент НŠ— И 6, а выход блока уплотнения 3 импульсов подключен через второй элемент HE — И 7 к тактовому входу второго триггера 9 и к 15 входу второго счетчика 5, выход которого подключен к входу считывания буферного блока 1 памяти, причем на тактовые входы первого счетчика 4 и второго элемента

НŠ— И 7 соответственно поданы тактовые импульсы записи и считывания, на вход установки нуля первого триггера 8 подан задерживающий сигнал, а выход второго триггера 9 является выходом блока сравнения 2.

С помощью предлагаемого устройства возможно числовое сравнение фаз тактовых сигналов записи и тактовых сигналов считывания в дискретные моменты сравнения, причем эти моменты появляются благодаря переходам сравниваемых тактовых сигналов. Устройство позволяет производить грубое сравнение фаз или детектирование

«перехода в основное состояние» посредством квантования моментов сравнения, соответствующих n бинарным элементам и точное сравнение фаз или детектирование «перехода в основное состояние» посредством квантования моментов сравнения, равных одному бинарному элементу, причем точное сравнение приводится в действие в результате грубого сравнения.

Точное сравнение является необходимым, 40 так как одно грубое сравнение может в определенных частотных условиях вызвать черезмерный интервал ожидания во время уплотнения. Кроме того, благодаря устройству возможна предварительная оценка сдвига фаз, достаточная для осуществления опоз45 нания.

Устройство работает следующим образом.

В олок сравнения 2 поступают тактовые сигналы от счетчиков 4 и 5. Блок сравнения

2 выдает сигнал С, передаваемый в блок лотнения 3. В блоке уплотнения переход в основное состояние осуществляется введением в буферный блок 1 запроса опознавания. Осуществление этого опознавания или

-введение одного бинарйого элемента вызывает скачок фазы на длительность одного бинарного элемента и, таким образом, выход из осйовного состояния. Сигнал Е стирания длительности одного тактового импульса, вызывающий выход из основного состояния, вводится через элемент HF — И 7.

В блок уплотнения 3, кроме того, поступает сигнал разрешения опознавания

Л.1, формируемый во время выработки сетки с помощью импульса сетки в промежуток времени, предназначенный для бинарного элемента опознавания. В блоке уплотнения

3 запоминается сигнал С и восстанавливается сигнал F, когда в запоминающее устройство поступает сигнал А.

Сдвиг фаз между тактовыми сигналами записи HDJ и считывания HDL, достаточен для осуществления грубого детектирования и тем более, точного детектирования. Сигнал S, поступающий из счетчика 4, представляет собой сигнал с частотой Fe/è, где и — число тактов считывания. На вход триггера 8 поступает сигнал S, а также сигнал

G, полученный на выходе элемента HE — И-:::

6, на который приходят два сигнала от счетчика 5, и представляющий собой импульс отрицательной полярности с длительностью, равной 1/Ре во все и отрезков тактового периода считывания. Поскольку передний фронт сигнала S лежит вне длительности импульса сигнала G, то выход триггера 8 остается в нулевом состоянии и, таким о6разом, блокирует в нулевом состоянии выход триггера 9, Более значительный сдвиг фаз между тактовым сиГналом записи HDJ, с частотой

Ге и тактовым сигналом считывания HDL со средней частотой De. Передний фронт сигнала S сравнивается с состоянием сигнала G, и выход триггера 8 переходит в состояние «1», т. е. в основное состояние.

Сигнал, выходящий с выхода триггера 8, приводит в действие триггер 9 основного состояния. В этот момент выход триггера 9, на вход тактового устройства которого поступают тактовые сигналы записи HDJ u тактовые сигналы считывания HDL, остается в нулевом состоянии и не готов перейти в основное состояние. Переход в основное состояние триггера 9 происходит в момент, когда сдвиг фазы достаточен и когда, таким образом, передний фронт тактового сигнала считывания HDL по времени соответствует части «1» тактового сигнала записи

HDJ: Таким образом, посредством триггера

9 осуществляется переход в основное состояние, т. е. переход этого триггера 9 в состояние «1», начиная с момента перехода в предосновное состояние, в любой момент тактового сигнала считывания HDL, когда сдвиг фаз становится достаточным. Полученный таким образом период ожидания является минимальным. Триггер 8 осуществляет сравнение по фазе всех п бинарных элементов. Это — грубое детектирование.

Триггер 9 осуществляет сравнение по фазе всех бинарных элементов; это — точное

644408

Формула изобретения

Составитечь Т Маркина

Редактор E. Гончар Техред О. Луговая Корректор А. Власенко

Заказ 8069/56 Тираж77 Подписное

LIHHHllH Государственного комитета СССР по делам изобретений и открытий

I 13035; Москва, К-35, Раугиская наб., д. 4/5

Филиал ППП «Патент», r. Ужгород, ул. Проектная, 4 сравнение, которое осуществляется только в результате грубого детектирования.

В блоке уплотнения 3 запросы опознавания и перехода в основное состояние в зависимости от состояния триггера 9 осуществляются непосредственно после поступления группы систематически вводимых бинарных элементов таких, как элементы блокировки сетки или бинарные элементы индикации опознавани11. Не требуется, чтобы предосновное состояние или грубое детектирование, квантуемое всеми.п бинарными элементами в основном состоянии или точное детектирование происходило в моменты действия тактовых импульсов, которые следуют непосредственно за группой систематически вводимых бинарных элементов. По этой причине задерживающий сигнал JEB возвращает в нулевое состояние триггер 8, находящийся в предосновном состоянии, в момент поступления группы систематически вводимых бинарных элементов. Сигнал JEB имеет нулевой уровень с начала поступления группы систематически вводимых бинарных элементов и возращается к уровню «1» после окончания поступления группы бинарных элементов.

Использование буферного блока 1 емкостью 8 бинарных элементов дает интервал ожидания величиной 120 нсек. с полным размахом колебания для сравнения фаз всех восьми бинарных элементов и величиной 25 нс. для сравнения фаз каждого бинарного элемента.

Введение дополнительных блоков позволяет сократить время коррекции цифровых сигналов записи и считывания.

Устройство для коррекции фазы цифровых сигналов записи и считывания, содержащее буферный блок памяти и блок сравне5 ния, выход которого подключен к первому входу блока уплотнения импульсов, на второй вход которого подан сигнал «разрешение уплотнения», отличающееся тем, что, с целью сокращения времени коррекции циф10 ровых сигналов записи и считывания, введены два счетчика и два элемента НŠ— И, а блок сравнения выполнен в виде двух триггеров, при этом выходы первого счетчика подключены соответственно к входу записи буферного блока памяти, к такто15 вому входу первого триггера и к входу D второго триггера, к входу установки нуля которого подключен выход первого триггера, к входу D которого подключены выходы второго счетчика через первый элемент НŠ— И, а выход блока уплотнения импульсов подклю20 чен через второи элемент НŠ— И к тактовому входу второго триггера и к входу второго счетчика, выход которого подключен к входу считывания блока буферной памяти, причем на тактовые входы первого счетчика и второго элемента HE — И соответственно поданы тактовые импульсы записи и считывания, на вход установки нуля первого триггера подан задерживающий сигнал, а выход второго триггера является выходом блока сравнения.

Источники информации, принятые во внимание при экспертизе

1. Патент Франции 4 1505037, кл. Н 04 7/00, 1970.