Опреративное запоминающее устройство

Опреративное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

р4оес зюЗН Й

ILGYpH но тсхн"чо -.кQ3 о п и с А-ми -"и

ИЗОБРЕТЕНИЯ (и) 45204

Свюв Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 28.12.76 (21) 2443708/18-24 с присоединением заявки № (51) М. К .

С 11С 9/06 (43) Опубликовано 30.01.79. Бюллетень № 4 (45) Дата опубликования описания 30.01.79 (53) УДК 628.327.6 (088.8) по делам изобретений и открытий (72) Авторы изобретения

В. П. Видоменко, А. П. Рыбкин, В. И. Сидоров и А. М. Сечин (71) Заявители

Государственное союзное конструкторско-технологическое бюро по проектированию счетных машин и Опытный завод (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО

ГосУдаРстеенный комитет (23) Пр ор е

Изобретение относится к области вычислительной техники, а именно к организации памяти ЭВМ, которая преимущественно может быть использована в автоматизированных системах обработки данных (АСОД).

Известны оперативные запоминающие устройства (ОЗУ), в которых необходима выборка вторичных массивов информации из первичных (1).

Наиболее близким по технической сущности к изобретению является оперативное запоминающее устройство, содержащее блок управления, выходы которого соединены с входами накопителя, адресные шины и шину управления (2).

При решении информационно-логических задач практически всегда возникает необходимость в организации вторичных массивов из первичного, что приводит к более эффективному решению задач данного типа. Организация вторичных массивов на оперативных запоминающих устройствах предусматривает дублирование первичных записей или формирование массивов поисковых ключей с запоминанием индексов соответствующих записей первичного массива, что вызывает большие затраты памяти для организации хранения этих массивов, так как иной организации хранения вторичных массивов в обычном адресном

ОЗУ достичь невозможно из-за того, что в нем обеспечивается работа только с ячейками памяти, а не с отдельными двоичны5 ми разрядами.

Целью изобретения является повышение информационной емкости устройства.

Поставленная цель достигается тем, что

10 устройство содержит блок памяти, счетчик адреса, регистр, блок коммутации, схему сравнения и дешифратор, выходы которого подключены к одним выходам счетчика адреса, другие выходы которого подключены к адресным шинам блока памяти, а входы счетчика адреса подключены соответственно к адресным шинам и шине управления, выходы дешифратора подключены к соответствующим управляющим входам регистра и блока коммутации, выход которого подключен к входу схемы сравнения, выход схемы сравнения подключен к шине управления, информационные входы регистра подключены к шинам считывания блока памяти, а выходы регистра подключены к шинам записи блока памяти и информационным входам блока коммутации.

На чертеже изображена структурная схема оперативного запоминающего устЗО ройства.

645204

3

Оперативное запоминающее устройство содержит оперативную память для хранения вторичных массивов (не показана), арифметико-логическое устройство (АЛУ)

1 процессора ЭВМ, предназначенное для выполнения различных операций над двоичной информацией, и устройство 2 центрального управления (УЦУ) процессора

ЭВМ, которое формирует последовательности управляющих сигналов.

Кроме того, оперативное запоминающее устройство содержит память для хранения первичного массива, которая включает в себя основной блок памяти, состоящий из накопителя 3 и блока 4 управления, и блок памяти (флаговая память), состоящий из накопителя 5 и блока б управления. Каждому двоичному разряду флаговой памяти соответствует строго определенная ячейка основного блока памяти. Группа двоичных разрядов флаговой памяти, представляющих все записи первичного массива, ооразует флаговую зону, число ячеек которой определяется формулой

Л

Н =- entier (— + 1 (, г,р где У вЂ” число записей первичного массива; гф — разрядность флаговой памяти.

Число зон К определяется числом вторичных массивов, одновременно хранящихся в памяти ЭВМ, и определяет объем флаговой памяти. Единица в двоичном разряде флаговой памяти означает принадлежность соответствующего элемента первичного массива к данному вторичному массиву; нуль означает, что соответствующий элемент первичного массива не входит в данный вторичный массив.

Кроме того, в состав оперативной памяти входят счетчик 7 адреса, дешифратор 8, регистр 9, блок 10 коммутации, схема 11 сравнения, адресные шины 12, шина 13 управления, шины 14 считывания и шины 15 записи.

На счетчик 7, разрядность которого

n=entier(log>N+1), поступает код адреса опроса из АЛУ 1 процессора. Младшие

m=loq r@ разрядов кода адреса со счетчика 7 дешифрируются на дешифраторе 8, Выходы дешифратора 8 соединены с управляющими входами регистра 9 и блока 10 коммутации, так, что имеется однозначное соответствие каждого выхода дешифратора

8 определенному входу регистра 9, т. е. номеру триггера, и блока 10 коммутации, что позволяет повысить информационную емкость устройства.

Устройство работает следующим образом.

Запись и выборка элементов первичного массива по адресу, задаваемому процессором без анализа принадлежности элементов первичного массива какому-либо вторичному массиву, осуществ,чяется анало15

65 гично записи и считыванию информации в обычном адресном ОЗУ.

Запись элемента первичного массива во вторичный массив или исключение его из вторичного массива путем записи или стирания в соответствующем адресе накопителя 3, задаваемом процессором, соответствует бите информации флаговой памяти.

При этом спрашивается ячейка флаговой памяти, код адреса которой составляется из кода номера вторичного массива задаваемого УЦУ 2 процессора и кода старших (и — т) разрядов адреса спроса. Содержание опрошенной ячейки флаговой памяти пересылается в регистр 9. Дешифратор 8 преобразует позиционный двоичный код т младших разрядов адреса в унитарный, который устанавливает соответствующий триггер регистра 9 в единичное или нулевое состояние в зависимости от команды, Затем содержание регистра 9 записывается во флаговую память по тому же адресу.

Выборка элементов любого из вторичных массивов без указания адреса опроса накопителя 3 осуществляется посредством анализа битов соответствующей зоны флаговой памяти. При этом вывод элементов первичного массива, входящих в данный вторичный массив, идет в порядке возрастания значений адресов, по которым элементы записаны в накопителе 3. Первый адрес опроса флаговой памяти при выполнении данной команды определяется только кодом номера вторичного массива (старшие разряды), так как счетчик 7 адреса в начальный момент обнуляется, т. е. сначала спрашивается первая ячейка флаговой памяти. Содержание ячейки пересылается в регистр 9. Затем на схему 11 сравнения через блок 10 коммутации пропускается информация с того триггера регистра 9, номер которого присутствует на выходе дешифратора 8. На одноразрядной схеме 11 сравнения информация с триггера сравнивается с единицей и в случае успешного сравнения опрашивается накопитель 3 по адресу, код которого снимается с выходов счетчика 7 адреса, и считанная информация выдается в АЛУ 1 процессора с одновременной выдачей результата анализа со схемы 11 сравнения в УЦУ 2 процессора.

При следующем запросе от УЦУ 2 процессора значение счетчика 7 увеличивается на единицу и аналогичный анализ производится над следующим разрядом регистра 9.

Если сравнения не произошло, то значение счетчика 7 адреса увеличивается на единицу и анализируется очередной разряд регистра 9.

После анализа крайнего слева разряда регистра 9 значение счетчика 7 адреса увеличивается на единицу (после несравнения или нового запроса от процессора), опрашивается следующая ячейка данной зоны флаговой памяти и процесс продолжается

645204 до выхода на границу зоны, т. е. на анализ крайнего левого двоичного разряда последней ячейки зоны. После этого анализа процесс выполнения операции прекращается и команда снимается. 5

Выборка элементов вторичного массива, номер которого задается УЦУ 2 процессором, осуществляется с заданием адреса основного блока памяти, с которого необходимо начать вывод. 10

При этом вывод элементов первичного массива, входящих в данный вторичный массив, идет либо в порядке возрастания их адресов в накопителе 3, либо в порядке убывания до верхней или нижней грани 15 зон флаговой памяти в зависимости от направления просмотра.

Отличие данной операции от предыдущей заключается лишь в том, что просмотр зоны начинается не с крайнего правого бп- 20 та первой ячейки данной зоны, а с бита, определяемого кодом адреса опроса, задаваемого процессором и, кроме того, задается направление просмотра зоны, т. е. либо влево, как в предыдущей операции, ли- 25 бо вправо с аналогичным анализом значений двоичных разрядов и переходами от ячейки к ячейке с выходом соответственно на верхнюю или нижнюю границы зоны, номер которой задается УЦУ 2 процессора. з0

Формула изобретения

Оперативное запоминающее устройство, содержащее блок управления, выходы которого соединены с входами накопителя, адресные шины и шину управления, отлич а ющ ее с я тем, что, с целью повышения информационной емкости устройства, оно содержит блок памяти, счетчик адреса, регистр, блок коммутации, схему сравнения и дешифратор, выходы которого подключены к одним выходам счетчика адреса, другие выходы которого подключены к адресным шинам блока памяти, а:входы счетчика адреса подключены соответственно к адресным шинам и шине управления, выходы дешифратора подключены к соответствующим управляющим входам регистра и блока коммутации, выход которого подключен к входу схемы сравнения, выход схемы сравнения подключен к шине управления, информационные входы регистра подключены к шинам считывания блока памяти, а выходы регистра подключены соответственно к шинам записи блока памяти и информационным входам блока коммутации.

Источники информации, принятые во внимание при экспертизе

1. Майоров С. А. и Новиков Г. И. Принципы организации цифровых машин. Л., «Машиностроение», 1974, с. 360 — 396.

2. Крайзмер Л. П. и др. Ассоциативные запоминающие устройства. Л., «Энергия», 1967, с, 18 — 19.

645204

Составитель В. Гордонова

Редактор Н. Суханова

Заказ 2632/1О Изд. № 139 Тираж 680 Подписное

НПО Государственного комитета СССР по делам изобретений и открытий

113035, Москва, К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

1 !

Техред А. Камышникова Корректор 3. Тарасова