Устройство для деления двоичных чисел

Устройство для деления двоичных чисел

Иллюстрации

Показать все

Реферат

 

"6463З

Союз Советских

Социалмсткцеских

Республик

И АВТОРСКОМУ СВИДВТВДЬСТВУ (6!) Дополнительное н авт. свил-ву „ (22) Заявлено 08.12.75 (21) 2197684у19 24 с присоединением заявки № (23) Приоритет

Опубликовано 05.02,79,бюллетень % 5

Дата опубликования описания 08.02,79 (5!) М. Кл. 06 F 7/39

ГосудерственныИ хемапт

СССР не делам нзобретенне н открытнй (53) УДК 681.325 (088. 8) (72) Автор изобретения

E. Я. Марголин (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ

ДВОИЧНЫХ ЧИСЕЛ

Изобретение относится к области вычислительной техники и может быть использовано в специализированных вычислите льных машинах.

Известно устройство для деления двоичных чисел, входящее в арифметические устройства цифровых вычислительных машин (1).

Недостатком известнбго устройства является низкое быстродействие.

Наиболее близким по технической сущности к данному изобретению является устройство, содержащее регистр делимого, регистр делителя, регистр частного, сумматор, блок управления, первый выход которого соединен с управляющим входом регистра делимого, информационный вход которого соединен с выходом сумматора, выход регистра делимого соединен с первым информационным входом сумматора, второй информационный вход которого соединен с выходом регистра делителя, управляющий вход суммато ра соединен со вторым выходом блока управления, третий выход которого сое динен с первым уцравпяющим входом регистра делителя, выход переноса старшего разряда сумматора соединен со входом блока управлении, четвертый вы5 ход которого соединен с первым управляющим входом регистра частного(2)

Недостатком известного устройства является низкое быстродействие. Целью изобретения является повышение быстродействия, с этой цепью в устройство введены элемент ИЛИ, дешифратор нуля, реверсивный счетчик блок регистрации нуля и единицы, первый выход которого соединен со вторым входом регистра делителя и суммирующим входом реверсивного счетчика, второй выход регистрации блока нуля и единицы управления соединен с первым входом злементаИЛИ и вычитающим входом реверсивного счетчика, третий выход блока регистрации нуля и единицы соединен с установочным входом реверсивного счетчика, выходы которого соединены со входами

46331 4

15

2О

3 6 дешифратора нупя, выход которого соединен с первым входом блока регистрации нуля и единицы, второй вход которого соединен с выходом старшего разряда регистра делителя, пятый выход блока управления соединен со вторым входом элемента ИЛИ, выход которого соединен со вторым управляющим входом регистра частного.

Сущность изобретения заключается в предварительном сдвиге делителя влево до тех пор, пока в старшем разряде регистра депитеця не будет записана единица запоминания в счетчике количества разрядов, на которое сдвинут делитель, и в последующем сдвиге на это копичество разрядов содержимого регистра частного. Время, необходимое дпя сдвига делимого и депитепя, равно произведению удвоенного чиспа старших нулевых разрядов депитепя, то есть 28cg К,на время сдвига одного разряда.

Известно, что21о ; К Кпри К> 2, то есть при сдвиге делителя получается выигрыш во времени по сравнению с вычитанием депитепя.

На чертеже представлена структурная схема устройства.

Устройство содержит: первый бпок управления 1, сумматор 2, регистр де.лимого 3, регистр делителя 4, регистр частного 5, элемент ИЛИ 6, блок 7 регистрации нупя и единицы, дешифратор нуля 8, реверсивный счетчик 9.

Принцип работы устройства закпючается в следующем.

По начала операции депения делимое записывается в регистр 3 депимого, депитепь — в регистр 4 делителя. Счетчик 9 устанавпивается в нуль. Если в старшем разряде регистра 4 депитепя записан нуль, то на вход цепи сдвига регистра 4 делителя с первого сдвигового выхода блока 7 управления поступают импульсы, сдвигающие влево содержимое регистра 4 депитепя до тех

rrop, пока в его старшем разряде не появится единица, что фиксируется блоком 7 управпения по входу регистрации единицы.

Процесс деления производится по апгоритму, согласно .которому делимое сравнивается с делителем; если оно больше-- то старший разряд частного единица, если меньше - то иупь. В зависимости от исхода сравнения формируется первый остаток, который равен либо разности делимого и депитепя (еспи дслимое больше депитепя), либо самому делимому (еспи оно меньше).

Lienee остаток удваивается, сравнивается с делителем, формируется вторая цифра частного и т. д.

Сравнение депимого со сдвинутым депитепем производится в сумматоре 2, например путем добавления к депимому дополнительного кода депителя, который попучают обращением разрядов регистра 4 делителя (при поступлении управляющего сигнала обращения кода с блоком 1 управления) и добавлением единицы на вход переноса младшего раз» ряда сумматора 2 (единица поступает от бпока 1 управления по цепи подачи единицы). Результатом сравнения явпяется наличие ипи отсутствие единицы на выходе переноса старшего разряда сумматора 2, которая фиксируется блоком

1 управления (по входу регистрации единицы переноса). При наличии единицы переноса (депимое больше делитепя) разность между делимым и лепитепем поступает по управляющему сигналу выдачи суммы, блока 1- управления в регистр 3 делимого, блок 1 управления формирует единицу старшего разряда частного, которая записывается в младший разряд регистра 5 частного по цепи выдачи цифр частного.

При отсутствии единицы переноса (делимое меньше делителя) само

55 делимое поступает в регистр 3 делимого, в младший разряд регистра 5 частного записывается нуль.

Удвоение первого остатка, записан40 ного в регистре 3 делимого, производится подачей импульса сдвига по первому сдвиговому выходу бпоком 1 управления. Одновременно импульс сдвига подается по второму сдвиговому

45 выходу бпока 1 управления на цепь сдвига регистра 5 частного. L1anee производится формирование следующей цифры частного.

После попучения требуемого числа цифр частного подаются импульсы со

50 второго сдвигового выхода блока 7 управления на цепь сдвига частного через апемент 6 ИЛИ и на вход вычитания счетчика 9. При обнупении счетчика 9 дешифратор 8 нуля выдает сигнап прерь.вания импульсов. Таким образом, частное сдвигается влево на такое же количество разрядов, на какое первоначально бып сдвинут депитепь.

646331

Эффективность изобретения закпючается в повышении быстродейств .я устройства за счет сдвига делителя влево до тех пор, пока в старшем разряде регистра делителя не будет записа- 5 на единица.

Уменьшение времени получения частного по сравнению с известным устройством происходит вследствие того, что при попучении первой цифры частного в 10 известном устройстве депитепь необходимо вычитать из депимого до получения отрицательного остатка.

Время вычитания находится в прямо пропорционапьной зависимости от вепичины превышения депимого над делителем, время же, необходимое дпя сдвига депитепя, находится в логарифмической зависимости от величины превышения.

Отсюда видно, что время, необходимое дпя сдвига, будет меньше времени вычитания децитепя из делимого в известном устройстве.

Формупа изобретения

Устройство дпя деления двоичных чисел, содержащее регистр делимого, регистр делителя, регистр частного, сумматор, бпок управления, первый выход которого соединен с управляющим входом регистра депимого, информационный вход которого соединен с выходом сумматора, выход

75 регистра делимого соединен с первым информационным входом сумматора, второй информационный вход которого соединен с выходом регистра депитепя, управпяющий вход сумматора соединен со вторым выходом блока управления, третий выход которого соединен с первым управляющим входом регистра делителя, вь1ход переноса старшего разряда сумматора соединен со входом блока управления, четвертый выход которого соединен с первым управпяющим входом регистра частного, о т и и ч а ю щ е е с я тем, что, с цепью повьлнения быстродействия,в устройство введены элемент, ИЛИ, дешифратор нупя, реверсивный счетчик, бпок регистрации нуля и единицы, первый выход которого соединен со вторым вхбдом регистра депитепя и суммирующим входом реверсивного счетчика, второй выход блока регистрации нуля и единицы управпения соединен с первым входом элемента ИЛИ и вычитающим входом реверсивного счетчика, третий выход блока регистрации нуля и единицы соединен с установочным входом реверсивного счетчика, выходы которого соединенысо входами дешифратора нупя, выход которого соединен с первым входом блока регистрации нуля и единицы, втс рой вход которого соединен с выходом старшего разряда регистра депитепя; пятый выход блока управления соединен со вторым входом элемента ИЛИ, выход которого соединен со вторым управляющим входом регистра частного. Источники информации, принятые во внимание цри экспертизе

1. Авторское свидетепьство СССР

М9424147, кл. 6 06 V 7/52, 1974.

2. Карцев М. А. Арифметика цифровых машин, изд. Наука, 1969, с. 492.

ЦНИИПИ Заказ 113/39

Тираж 779 Подписное

Филиал ППП Патент, г. Ужгород,ул. Проектная,4