Генератор циклов

Генератор циклов

Иллюстрации

Показать все

Реферат

 

с;с .. г иая

Фйте -!т !о- т; Hnчес бМ .ноте.!aМ,=

Союз Советских

Социалистических

Республик (iiIg47680

К АВТОВСКОМУ СВИДИТИЛЬСТВУ (б1) Дополнительное к авт. свил-ву (22} Заявлено01.08.76 (21) 2390635/18-24 (5т) М. Кл.

Я 06 б 1/02 с присоединением заявки №

Гкударстеенный комитет

СССР ее делам изобретений н .атнрытий (23) При оритетОпубликовано 15.02.79. Бюллетень № 6

Дата опубликования описания19.02.79 (53) УДК 681-.8 (088.8) В. Л. Баранов и В, В. Павлов (72) Авторы изобретения (71) Заявитель

Ордена Ленина институт кибернетики AH Украинской ССР (54) ГЕНЕРАТОР ЦИКЛОВ т5

Изобретение относится к области asтоматики и вычислительной техники и предназначено для генерирования. импульсных сигналов с заданным периодом следования.

Известный генератор циклов, выполненный на основе кварцевых генераторов, блокинггенераторов или мулвгивибраторов И, имеет ограниченный диана зон изменения периода следования выходных, импульсов.

Для,расширения диапазона изменения цериода таких генераторов необходимы делители частоты или счетчики, требующие большого количества элементов при больших коэффициентах делении.

Наиболее близким техническим решением к данному изобретению является генератор циклов, содержащий первый регистр сдвига, сумматор, элементы задержки, триггеры, элементы И, ИЛИ, генератор эталонной частоты, первый счетчик, выходы которого подключены к соответствутошим входам первого дешифратора, выходы которого подключены к соответствующим входам первого блока задания начальных условий (2j

Известный генератор циклов обеспечивает широкий диапазон изменения периода следования выходных импульсов, однако имеет низкую точность задания периода, определяемую величиной

3 т

1 где х — частота эталонного генератора;, 8 - число разрядов регистра сдвига.

Белью изобретения является повышение точности задания периода следовачия выходных импульсов, Поставленная цель достигается тем, что генератор циклов содержит второй регистр сдвига, второй счетчик, Второй дешифратор, второй блок задания начальных условий, причем вход второго счетчика подключен к выходу генератора эталонной частоты, выходы второго счет647680 чика подключены к соответствующим входам первого и второго дешифраторов, выходы второго дешифратора подключены к соответствующим входам второго блока задания начальных условий, выходы 3 младших разрядов первого и второго рет гйстров сдвига подключены к соответст- вующим входам первого элемента ИЛИ, выход которого подключен кпервому входу сумматора, второй вход которого подключен к выходу второго элемента

ИЛИ, выход суммы сумматора подключен к первым входам первого и второго элементов И, выход переноса - к первым входам третьего и четвертого элементов И, выходы первого и второго элементов И. подключены ко входам старших разрядов соответственно первого и второго регистров сдвига, выходы третьего и четвертого элементов И подключены соответственйс через первый элемент задержки к первому входу третьего

- элемента ИЛИ и нулевому входу первого триггера и через второй элемент за- держки ко второму входу третьего элемента ИЛИ и единичному входу первого триГгера, единичный вы од первого триггера подключен ко второму входу первого элемента И и первым входом пятого, шестого и седьмого элемен- 30 .тов И, нулевой выхрд первого триггера подключен ко второму входу второго элемента И и первым входам восьмого, девятого, десятого элементов И, первый: выход первого дешифратора подключен к 3> первому входу одиннадцатого элемента

И, последний выход первого дешифратора — ко второму входу седьмого элемен. та И, первый выход второго дешифрато» ра подключен ro второму входу девято- 4О

ro элемента И, последний выход второго дешифратора - ко вторым входам пятого и десятого элементов И, выходы седь мого и десятого элементов И подклю чены соответственно ко вторым входам 4> третьего- и четвертого элементов И, а также через четвертый элемент ИЛИ к нулевому входу второго триггера, единичный вход которого подключен к выходу третьего элемента ИЛИ, а единич- 0 ный выход - ко вторым входам шестого и восьмого элементов И, выход пятого элемента И подключен ко входу первого счетчика, третьи входы шестого и восьмого элементов И подключены соответственно k выходу первого и второго бло- ков задания начальных условий, выходы шестого и восьмого элементов И подключены к соответствующим входам первого элемента ИЛИ, третий вход де вятого и второй вход одиннадцатого элементов И подключены к выходу генератора эталонной частоты, а их выходы — к соответствующим входам второго элемента ИЛИ, выход третьего эле-: мента И является выходом генератора циклов.

Структурная схема генератора циклов представлена на чертеже.

Генератор циклов содержит первый и второй регистры сдвига 1 и 2, сумматор 3, генератор 4 эталонной частоты, первый и второй блоки синхрони вации 5 и 6, первый и второй блоки задания начальных условий 7 и 8, пер- вый и второй триггеры 9и10,,одиннадцать элементов И 11-21, четыре элемента ИЛИ 22-25, два элемента задержки 26.и 27.

Блок синхронизации 5 состоит из счетчика 28 и дешифратора 29. Елок: синхронизации 6 - из двоичного счет чика 30 и дешифратора 31.

Блок задания- начальных условий 7 состоит из клавишного устройства 32-и элемента ИЛИ 33. Блок 8 задания начальных условий состоит из клавишного устройства 34 и элемента ИЛИ 35.

Генератор циклов работает следующим образом.

Генератор эталонной частоты 4 вырабатывает импульсные сигналы с часто« той 3, которые поступают на вход блока синхронизации 6. Счетчик 30 блока синхронизации 6 обеспечивает деление:, эталонной частоты х в и раз.

Дешифратор 31 вырабатывает на П выходах П последовательностей, campoнизирующих импульсов, сдвинутых друг относительно друга на один период эта лонной частоты

Таким образом, блок синхронизации

6 вырабатывает синхронизирующие им-. пульсы с частотой

1 = — °

t1

Число разрядов регистра сдвига 2 выбирается равным 1

Импульсы с последнего выхода блока синхронизации 6, действующие с час тотой 4< поступают через элемент

И 13 в счетчик 28 блока синхронизации 5.

647680

Счетчик 28 собран на Н2 триггерах и осуществляет деление частоты 1 в

2 раз.

Дешифратор 29 блока синхронизации

5 вырабатывает на ill выходах т последовательностей синхрониэирующих импульсов, имеющих частоту $ < и сдвинутых друг относительно друга на один период эталонной частоты

I0 (=лй *kz=Rlm).

Число разрядов регистра сдвига 1 выбирается равным ill

Пусть в начальный момент триггер

9 находится в нулевом, триггер 10 в единичном состоянии и действует сигнал на первом (слева) выходе блока синхронизации 6.

Импульсы с выхода генератора эталонной частоты 4 во время действия импульсов на первом выходе блока синхронизации 6 начнут поступать через элементы И 17, ИЛИ 22 на первый вход сумматора 3. .Через элементы И 16 и ИЛИ 23 на второй вход сумматора 3 с выхода блока начальных условий 8 начнет поступать, начиная с младших разрядов, последовательный и -разрядный двоичный код начальных условий для регистра 2.

Последовательный .двоичный сумматор 3 выполняет суммирование кода начальных условий с импульсом, поступающим с выхода элемента ИЛИ 22, .Ф 3 результат суммирования с выхода сумматора 3 через элемент И 12 записывается в динамический регистр 2, после чего триггер 10 сбрасывается в нулевое состояние сигналом, поступающим с последнего выхода блока синхрониза- . о ции 6 на инверсный вход триггера 10 через элементы И 18, ИЛИ 24.

После установки в нулевое состояние триггер 10 закрывает элемент И 16, запрещая дальнейшее поступление сигналов с выхода блока начальных условий 8 на второй вход сумматора 3.

Сумматор 3 выполняет суммирование последовательного двоичного кода

56 поступающего с.")выхода регистра 2, с импульсами первого выхода блока синхронизации 6, поступающими через эле» менты И Х7, ИЛИ 22, до тех пор, пока во время действия сигнала на послед5э нем выходе блока синхронизации 6 и на втором выходе сумматора 3 появится сигнал переноса, свидетельствующий о переполнении регистра 2. При этом оегистр 2 устанавливается и начальное состояние.

Далее сигнал с гюследнего выхода блока синхронизации 6 через элемент

И 18, открытый сигналом с инверсного выхода триггера 9, и элемент И 21 поступит на вход элемента задержки 27.

Элемент задержки 27 выполняет функцию задержки на полпериода эталонной частоты, после чего импульс с выхода элемента задержки 27 пройдет через элемент ИЛИ 25 на прямой вход триггера

10, устанавливая его в единичное состояние, а также на прямой вход триггера 9, переводя его в единичное состояние. Происходит переключение входов и выходов сумматора 3 на регистр

1, блока синхронизации 5 и блок начальных условий 7.

Сигналы с последнего выхода блока синхронизации 6 начинают поступать через элемент И 13 на первый вход блока синхронизации 5. Счетчик 28 осукй ществляет делениечастоты k в 2 раэ.

На первом выходе блока синхронизации

5 сигналы иачнуг действовать с частотой 1, обеспечивая поступление с этой же частотой импульсов с выхода генератора эталонной частоты 4 через элементы И 19, ИЛИ 22 на первый вход сумматора 3, на второй вход ко- . торого поступает через элементы И 15„

ИЛИ 23, начиная с младших разрядов, последовательный двоичный код, считываемый с выхода блока начальных условий 7.

Сумматор 3 выполнит суммирование гп «разрядного кода начальных усло вий блока 7 с импульсом первого выхода блока 5 синхронизации и результат суммирования запишется через эле- мент И 11 в, регистр 1, после чего триггер 10 установится в нулевое состояние сигналом, поступающим с последнего выхода блока синхронизации 5 через элементы И 14, ИЛИ 24 на инверсный вход триггера 10.

Сумматор 3 выполняет суммирование импульсов, поступающих с частотой с первого выхода блока сйнхронизации 5 через элементы И 19, ИЛИ 22 на его первьЖ вход, с гП - разрядным двоичным кодом регистр 1 до тех пор, пока на втором выход.е сумматора 3 появится сигнал переноса во время действия сигнала на последнем выходе блока синхронизации 5. Это произойдет, когда регистр 2 переполнится, в резуль647680

50 (g tl + g}

1 тате чего сработает элемент И 20, на к От opbN и Оступает сигнал с и Осл эдне

ГО выхода блока спнхронизации 5 через элемент И 14.

Импульс с выхода элемента И 20

5 поступает на выход генератора циклов и на вход элемента задержки 26. Элемент задержки 26 задерживает импульс на полпериода эталонной частоты, после чего выходной сигнал элемента задержки 26 переводит триггер 9 в нулевое состояние и триггер 10 в единичное состояние, Таким образом, все элементы схемы вернулись в состояние, с которого на- чиналось описание работы устройства.

И следующем периоде элементы генератора циклов работают аналогично,. и на его выходе Вырабатываются сигналы с заданным периодом следования.

Диапазон задания периода- следования Т выходных сигналов составляет (а +Ц /3 Г 2 а/k.

Задание периода сЛедования выходных сигналов генерато ь циклов выполйяется установкой начальных условий для регистра 1 с и омощью клавишного устройства 32 блока начальных условий

7 и установкой начальных условий для регистра 2 с помощью клавишного устройства 34 блока начальных условий 8.

Введение второго регистра 2, второго блока синхронизации 6 и второго блока начальных условий 8 существенно улучшает точность отработки заданного периода следования выходных сигнал ОВе

Действительно, точность задания пе риода следования выходных сигналов в предложенном устройстве Определяется временем задержки второго регистра,2, которое равно и/2

В известном устройстве. точность задания периода след@вания выходных . сигналов определяется, временем задержки регистра сдвига, которое связано с временем задержки первого регистра и временем задеогкки второго регистра нредлогкенного генератора циклов соотношением i (m n)/f

Лри К2-и имеем. т.е. точность задания периода следования выходных сигналов повышена в

{2" +1) раз.

Ф ор мул а изобретения

Генератор циклов, содержащий первый регистр сдвига, сумматор, элементы задержки, триггеры, элементы И, ИЛИ, генератор эталонной час готы, первый счетчик выходы которого подключены к соответствующим входам первого дешифратора, выходы которого подключены к соответствующим входам первого блока задания начальных условий, о т л и ч а ю ш и и с я тем, что, с целью повышения точности задания периода следования выходных импульсов, он содержит второй регистр сдвига, второй счетчик, второй дешифратор, второй блок задания начальных условий, причем вход второго счетчика подключен к выходу генератора эталонной частоты, выходы второго счетчика подкшочены к соответствующим входам первого и вто рого дешифраторов, выходы второго дешифратора подключены к соответствующим входам второго блока задания на чальных условий, выходы младших разрядов первого и второго регистров сдвига подключены к соответствующим входам первого элемента ИЛИ, выход которого подключен к первому входу сум5 матора, второй вход которого подключен к выходу второго элемента ИЛИ, выход суммы сумматора подключен к первым входам первого и второго элементов И, выход переноса - к первым входам третьего и четвертого элементов И, выходы первого и второго элементов И подкгцЫны ко входам старших разрядов соответственно первого и второго регист ров сдвига, выходы третьего и четвертого элементов И. подключены соответственно через первый элемент задержки к первому входу третьего элемента

ИЛИ к нулевому входу первого триггера и через второй элемент задержки ко второму входу третьего элемента ИЛИ и единичному входу первого триггера, единичный выход первого триггера подключен ко второму входу первого элемента

И и первым входам пятого, шестого и седьмого элементов И, нулевой выход первого триггера подключен ко второму входу второго элемента И и первым axbдам восьмого, девятого, десятого элементов И, первый выход первого дешиф647680 10, к выходу первого и второго блоков задания начальных условий, выходы шестого и восьмого элементов И подкл Ьо- чены к соответствующим входам первого

$9JI8t48HTB ИЛИ, третий вход девятого и второй вход одинадцатого элементов

И подключены к выходу генератора этадонной частоты, а их выходы - к соответствуюшим входам второго элемента

ИЛИ, выход третьего элемента И явля ется выходом генератора циклов.

Источники информации, принятые во о- внимание при экспертизе:

1. Важенина 3. П., Пудриков Э, В.

Транзисторные генераторы имнульсов миллисекундного диапазона, Советское

Радио", М., 1974. ратора подключен к первому входу одиннадцатого элемента И, последний выход первого дешифратора - ко второму входу седьмого элемента И, первый выход вт рого дешифратора подключен ко второму входу девятого элемента И, послед ний выход второго дешифратора — ко вторым входам пятого и десятого элементов И; выходы седьмого и десятого элементов И подключены соответственно ко вторым входам третьего и четвертого элементов И, а также через четвертый элемент ИЛИ к нуневому вх ду второго триггера, единичный вход которого подключен к выходу третьего элемента ИЛИ, а единичный выходко вторым входам шестого и восьмого элементов И, выход прогo элемента И подключен ко входу первого счетчика, третьи входы шестого и восьмого элемекгов И подипочены соответственно

2. Авторское свидетельство СССР

% 291198. кл. Я 06 Р 7/ОО, 03.03.69.

UHHHHH Заказ 312/41 .Тираж 779 Подйисное

Фипиал ППП Патент, г. Ужгород, уп. Проектная. 4