Устройство для буферизации данных

Устройство для буферизации данных

Иллюстрации

Показать все

Реферат

 

ОЛИСАИИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свий-ву (22) Заявлено08.07.76 (21) 2383500/18-24 с присоединением заявки № (23) Приоритет .Опубликовано 250279. Бюллетень № 7

Дата опубликования описания 250279 (БФ) М. Кл.

G 06 F 13/06

Государствеииий комитет

СССР по делам изобретений и открытий (БЗ) УДК 681. 325 (088. 8) (72) Авторы изобретения

P.И. Абражевич, Ю.B. Тихович и А.Г. Яловега (54) УСТРОЙСТВО ДЛЯ БУФЕРИЗАЦИИ лАИИЫХ

Изобретение относится к вычислительной технике, в частности к устройствам для буферизации данных, и может быть использовано в системах обработки данных, например в селекторных каналах ЦВМ.

Известно устройство для буферизации данных, содержащее буферную память, состоящую из однобайтовых буфернйх регистров, соединенных между собой по схеме последовательного сдвига, блок управления сдвигом буферной памяти, содержащий триггеры хранения и передачи данных из предыдущего в последующие буферные регистры, блок состояния буферной памяти, содержащий триггеры состояния буферных регистров (1).

Продвижение информации вдоль устройства осуществляется побайтно последовательно через все буферные регистры, причем за один машинный такт один байт продвигается до первого заполненного регистра.

Однако для сдвига каждого байта данных на любое число ступеней требуется всегда один машинный такт, что ограничивает пропускную способность устройства.

Наиболее близким к изобретению по технической сущности и достигаемому результату является устройстьо для буферизации данных, содержащее блок буферной памяти,- блок управления сдвигом, первый, второй, третий входы которого являются первым, вторым, третьим входами устройства соответственно, блок формирования сигналов состояния, первый, второй выходы которого соединены соответственно с четвертым, пятым входами блока управления сдвигом, элементы ИЛИ, причем первый, второй входы блока буферной памяти соединены соответственно с четвертым и вторым входами устройства, третий вход которого соединен с первым входом блока формирования сигналов состояния, первый выход блока управления сдвигом соединен с третьим входом блока буферной памяти, четвертый вход которого и второй вход блока формирования сигналов состояния, соединены с вторым выходом блока управления сдвигом, третий выход которо-о соединен с третьим входом блока формирования сигналов состояния и с пятым входом блока буферной памяти, выход которого является выходом устройства, группа выходов блОка уп<«равления соединена с пе12выми входами элементов HJIH, выходы которых соединены с группо= входов блока буферной памяти !2).

Байт данных в буферной г)амяти всегда сдвигается эа один машинный такт только да регистра буф:=.рнай памяти, триггер состояния которого .< по!!Ный у< танавлен «!Та 11е пает

ВОВМОжнОсти «Jнеличить скОрОсть pB6о(ты (сдвиг) буфера при врем..ни сдниrB одного байта через нсю буферну)о 1О память меньшем длительности ма121иннога такта или при большой глубине буферной памяти. Этим и обусловлен основной недостаток устройства — ега малое быстродействие. Ы

Цель изобретения — повышение быстродействия, ДОстигается этО тему чта „ с poAcTío, содержит блок дополнительных сдвигов, первый -. четвертый нхады которого и первый, второй, третий Выходы соединены соответственна с нторьгм и тоетьим

ВхОдами «jcт12ОЙсlBB, с третьим вых<2" дам блока управления сдвигом, с Вторым ВыхаДам блока формирования cH1"на

ЛОВ СОСТОЯНИЯ С ШЕСTIIM и СЕДЬМЫМ Вха блока рыми Входами элементов ИЛИ.

На Фи«Г „1 представ!!ена отру!< ту рг<,»!1 схема устройства;,на фиг. 2 — лаг<чесKB.ÿ схема блока управления сдвигом;,2О на, ФЕГ ° 3 лОГи ХескаЯ схема б IGKB. формирования сигналов состояния; Ia фиг. 4 — логическая схема блока буферной памяти; на фиг. 5 — логическая схема блока дополнительных сдвигов; на Фиг. 6 — временная ди-грамма рабаты устройства.

УстрОйстВО ДлЯ буферизации дан11ых содержит (см.фиг.1) блок ). УпранлеH1 Я сДнигoMр блок 2 формирования cHГналав сос ояния, блок 3 буфернсй памяти, блОк 4 дОпОлнительных одни CB элементы ИЛИ 5-8, образующие групп<У элементов H)IN входы 9 — 11 <с- ойства, Выходы 1 2, 1 3 блОка JJo

СДВИГОВ, ВыхОДы 1 4-1 б блО!(а «:иpBH 21еHHiH cJ!3Ht oN BbtxGJ!E 17-20, об«г2аз3J<2!.:Ие

Группу ныхОДОВ блОка упраВления:Дзигом, Вхады 21-24 элементсв И2)И„ Входы 25-28, образующие гру1)пу Вх<эда .; блока буферной памяти, выходы 29, 30 &2 блока формирования сигналон аастояHHR Выход 3) H I3xoJ< 32 Ус-трой-"тна.

Блок 1 управления сдвигом содержит (ам*фиl «2) ВхОДы 33 41z TpHГГ. ры 42—

47 хранения первого-шестогo буферных 5 регистров соответственна, трг!!тс..ры

48-52 передачи соответственно иэ второго н первый, из третьего на Второй, из четвертого в третий, из пятого В четвертый, из шестого в пятый буферные регистры, выходы 53 — 57 и ьхады

Ю

58-67, Блок 2 формирования сигналан состояния содержит (фиг.3) входы 68 триггерон 69-74 полных шестого и первого — пятого буферных регистров,оа гнетственно. Блок 3 буферной памяти содержит (см.фиг.4) триггеры

75 — 75 шестого буферного регистра и триггеры 76„ — 7бп,77„ — 77и, 78) — 78п, 79„, — 79 „ 80, — 80п гервага — пятого буферных регистров соответственно.

Блок 4 дополнительных сдвигов содер21<ит (см. Фиг. 5) Вход 81, триггеры 82 — 85 дополнительной передачи третьего ва второй, четвертого н третий, пятого в четвертый, шестого

В пятый буферные регистры соответственна, элементы И 86-101.

На Фиг. б приняты следующие обозначения: ТИ 1, ТИ 2, 1И 3, ТИ 4

lBKToei «e импульсы первой — четвертой серии соответственно, ТИ 1-3, 1И 2-3, ТИ 3--3," ТИ 4-3 — задержанные такто12ые импульсы первой — четвертой серии соответственна, Загрузк б, Хранение 6, " Сброс 6, Полный б — ;ерации шестого буферного регистра, Передача б в 5, Дог<.передача 6 в 5 — операции по

1)ередаче содержимого буферного регистра 6 В буферный! регистр 5. Для других номеров буферных регистров смысп сигналов аналогичный. Справа на Фиг. 6 указаны позиции входов, выходов и триггеров, взаимодействующих с сигналами, приведенными с левай стороны фиг. б °

Устройства работает следующим образом.

Блок 3 буферной памяти включает набор регис1ран, соединенных между собой В виде ступенчатого регистра сдвига. Эти регистры управляются системой импульсов передачи и сброса, Вырабатываемых блоком 1 управления сдвигом н течение каждого машинного так:а. Каждому буферному регистру блока 3 буферной памяти в блоке 1 управлсния сдвигам <=аатветстнует свой триггер хранения, единичное сo

«уст.<нанлив аi0TcH H 6 JloKP 2 признаки полный (пустой ) соответствуюш! е ау<)2еанам«у регистру.

3JcTðoéc Во загружается информацией через регистры от m да (m — L + 1)

Где Б (», «", г«) — количества одновременна =- а! 12ужае!«Гых буферных !реги«стрОВ и раэгружается через регистры 1, 2 до

Б (па аде!Ому и — разрядному славу или группами cJloB ат одного до 1).

Сдвиг информации осуществляется от

1<1-"o K 1-му буферному регистру.

Рассмотрим работу устройства при загрузке его через шестой и пятый буферн Ie регистры, предполагая, что уст«рОЙстнО является пусть»л НО входу 10 сигналам ТИ 3-3 па входам 39 устанавливаются триггеры 47, 46 хра648983 нения шестого и пятого буферных регистров и по входам 32 информации заносится в шестой и пятый буферные регистры, т.е. информация заносится в триггеры 75 — 75 и 80 -- 80 шесИ того и пятого буферных регистров.

В конце такта синхросигналом ТИ 4 5 по входам 36 устанавливаются триггеры 69, 74 по тных шестого и пятого Gyферных регистров, а синхросигналом

ТИ 4-3 по входам 40 устанавливаются триггер 51 передачи пятого в четвер- 10 тый буферный регистр, триггер 50 передачи четвертого в третий буферный регистр, триггер 49 передачи третьего во второй буферный регистр, триггер 48 передачи второго в первый )5 буферный регистр (установка триггеров 85, 84 дополнительной передачи шестого и пятого буферных регистров запрещается в такте загрузки).

В последующем такте синхросигналом ТИ 1 по входу 33 устанавливается триггер 45 хранения четвертого буферного регистра, синхросигналам ТИ

1-3 по входам 37 поочередно устанавливаются триггеры 44, 43, 42 хранения третьего и первого буферных регистров. Поочередно снимаются сигналы 55, 54, 53 и 15 сброса четвертого-первого буферных регистров, тем самым разрешая сдвиг данных с пятого буферного регистра в четвертый-пер- 30 вый буферные регистры по сигналам

14, 17, 18, 19 передачи, вырабатываемых посредством триггеров 51-48 пере ахи. Тактовыми синхросигналами ТИ 2 по входам 34 и ТИ 2-3 па вхо- 5 дам 38 сбрасывается каждый йредыдущий триггер хранения по последующему пустому буферному регистру и все триггеры 51 — 48 передачи. Одновременно со сбросом синхросигналами ТИ 2 па входам 34 и ТИ 2-3 по входам 38 после сброса соответствующих триггеров

46-43 хранения устанавливаются триггеры 85-82 дополнительной передачи из предыдущего в последующие буферные регистры. Последующими синхросиг- 5 налами ТИ 3 о входам 35 и ТИ 3-3 по входам 39 поочередно устанавливаются триггеры 46-43 хранения, поочередно снимаются сигналы 56-53 сброса пятого-второго буферных регист- 50 ров, тем самым разрешая сдвиг информации с шестого в пятый-второй буферные регистры по управляющим сигналам 24-21 передачи, вырабатываемым посредством триггеров 85-82 дополнительной передачи. Тактовыми синхросигналами ТИ 4 по входам 36 и ТИ 4-3 по входам 40 сбрасывается каждый предыдущий триггер хранения по триггеру дополнительной передачи в последующий буферный регистр, сбрасываются триггеры 69, 74 полного шестого, пятого буферных регистров и устанавливаются триггеры 71

70 полных второго и первого буфер" ных регистров. Триггеры 85, 84

% дополнительной передачи сбрасываются синхросигналам ТИ 4-3 па входам 40, а триггеры 83,82 дополнительной передачи — синхросигналам ТИ 1 по входам 33 последующего такта.

Ва избежание ложной передачи из предыдущего в последующий буферный регистр по триггеру дополнительной передачи, на время действия синхрасигнала сброса предыдущего триггера хранения по последующему пустому буферному регистру запрещается передача с предыдущего в последующий буФерный регистр посредством Использования инверсного входа на элементах

И 91 94, 97,100.

Известное устройство не полностью использует воэможности такта, так как время сдвига информации в устройстве значительно меньше длительности такта. Предл-гаемое устройства позволяет всегда использовать полностью воэможности такта и получить максимально возможную скорость работы.

В общем случае, возможности изобретения могут быть использованы полностью в случае., если время 3/4

Ттакта ) 2t сдвига, где Ттакта — дли тельность такта, t сдвига — время сдвига информации щ-га в 1-й буферные регистры, т.е. скорость сдвига данных в буфере увеличится в 2 раза.

Если 3/4 Ттакта > 1,5t сдвига, та можно построить модификацию изобретения, если не вводить триггер дополнительной передачи из в/2+1 в т/2 (в нашем примере триггер 83 второй передачи из четвертого в третий буферный регистр), т.е. не производить второй передачи из первой половины буфера ва вторую. В этом случае скорость сдвига данных увеличится н

1,5 раза.

Если 3/4 Ттакта > t сдвига, то в изобретение не следует вводить триггеры дополнительной передачи ва второй половине устройства (триггеры 83, 82). В этом случае скорость сдвига увеличится в 1,25 раза.

При большой глубине буферной памяти (m 5) возможности использования блока дополнительных сдвигов увеличиваются, так как время сдвига с первого да последнего буферного регистра возрастает, чта дает вазможность осуществить дополнительные сдвиги буферных регистров, расположенных в начале сдвига.

Формула изобретения

Устройство для буферизации данных, содержащее блок буферной памяти, блок управления сдвигом, первый, второй, третий входы которого являются первым, вторым, третьим входами устройства соответственно, блок формирования сигналов состояния, первый, второй выходы которого соединены!

Г !!!!! !!! !

I !

» ! (!

1. !

» ! ! !

ГФ, "!

- ! д-, < 7 — «/-!

I / !! !!

С/ООТВЕТСTB<»HHO С <1Е 1 .»1ЕО/ ////»»! i:- !»<< вхОда-/<и б.<1<ука )/11<.!авлени я . !T! 1: вл<"» /I(» I J т» ы I/I /<И J р<»(»>

БхОды блока буфе:..<Яй>

НЕ Нв» СООТВЕтС ТВЕН НО С <ХЕТВ»»РТ!"Р<< и

BTopbu I входами у трОйства / -p.! " и

В Х ОД КОТОРОГО С О Е ПИ Н Е.-.I С П Е <..:В Ер/! Б /(OIIow/I бло1(а фор<»1ир< /1-ан<1я с1<т»н ", <<"<1< < ° с;.тоя11ия у первый Бы<ход блока Упр«зл(-"- 1

СДВИГОМ СОЕДИНЕН С ТРЕТЬИ<»1 B ХОД»-:! блока б /фер11ой памяти у »1е dc=.pT": и !::."Од кОтоРОГО H / ТОРОН вхОД блока ф< / О<1

Вт<уРЫ/<1 ??1> ОДОМ ОIIQK<». >!i»авлен>

Гому тгетий Выход котсрогс соединен с третв11м» входом блока

C "ГН<»ЛО»Б <» OG!ОЯН <Я H (ПBТ<М>

ГО является БыхОДОМ .Ст>

1 !! / Iу/((Ут(1»! <(../I O»-:ВУХ СОЕДИНЕНЫ C -рУ:< .1<./. 1 Входов блока бУФерной памяти/

И <1 а 1<; 1!: Е Е C Я T(< -; /-1 TO ..1-<". 1 Овь.-<(!е<-<ия быстродействия, / <1<,"р9;1(т>

» ..ре (:Б1ум входами устройства, с zpGTB 111/, Б!-:: .,CT!Îì блОКЛ Управл(-ниЯ сДБиГОм у (Б т Зрв»/1 выхОДОм блОка ФсрмированиЯ

СHãHB

Ом -1 с Bторыми Bходами БлемеHTGB ИЛИ.

Исто<(ники информации, принятые Во в:им-.

) . !1 .Т-ен т Беликобритании Р 1948525 /

<<..<1:, (-", /1,< ». - 1»«у »>

2, ; .жалы ввода-вывода ЭБМ EC-1020.

И: —;д, " Статистика, 1976/ с. 131

О<->

T_#_33

ГИ33 V T09

ЗагР,>3Кд 6

ХР>ГЛ >Е0!

Палньи б

>7ерефкда g 5

lon передача Ш

Передач> 6 0 t йп>п 1

Пере0ааа 5И

7om«ti) Л "peaau

goo.

1. апча

Лереда а Й3

Хaatievue 3 сарае,>

Пал,чыи >

ПерИа а 35Р фса. n >>peoauаa 3Q

flepedaua Иг

I.М—

Ы/71 1 юг Г

Составитель Ф. Гагиахметов

Техоед H. Бабурка . ? орректоо

Л. Василин

Редакто>> Е. Гончар

Заказ 559/46

Тира>к 779 Подписное

ЦИИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва Х-35 Рауиская наб.< д. 4 5

Филиал ППП Патент, Xprwntue f Ярос t,.

r. ужгород, ул. Проектная, 4