Устройство анализа кодовых комбинаций

Устройство анализа кодовых комбинаций

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДИТИЛЬСТВУ

Союз Советских

Соцм(елмстммеских

Республик ((i) 649152 (61) Дополнительное к авт. свил-ву— (22) Заявлено 25. 10.76 (21) 2415519/18-09 с присоединением заявки № (23) Приоритет—

Опубликовано25.02.79.Бюллетень № 7

Дата опубликования описания 28.02.79 (51) М. Кл.

Н 04 L 11/08

Н 04? 1/10

Гевударствеееый комитет

СССР ее делам изееретвией и открытий (53) УДК 621.394. .18 (088.8) (54) УСТРОЙСТВО АНАЛИЗА КОДОВЫХ КОМБИНАЦИЙ

Изобретение относится к связи, а именно, к технике передачи дискретной информации и может использоваться в аппаратуре передачи данных с решающей обратной связью.

Известно устройство анализа кодовых комбинаций, содержащее блок декодирования, первый выход которого через последовательно соединенные регистр блокировки и блок управления подключен к первому входу первого блока памяти, второй вход которого соединен с первым входом второго блока памяти, с первым входом блока мажоритарного сложения, с первым входом выходного накопителя и с выходом приемного накопителя, вход которого соединен с входом блока декодирования, второй выход которого через блок сравнения подключен к второму входу блока управления и к первому входу запоминающего блока, выход которого подключен к другому входу блока сравнения, дополнительный вход которого соединен с вторым входом запоминающего блока, с вторым входом второго блока памяти и с выходом блока управления, а выходы первого и второго блоков памяти под2 ключены к второму и третьему входам блока мажоритарного сложения, при этом выход второго блока памяти подключен к второму входу выходного накопителя, а также дополнительный блок декодирования, выход которого подключен к другому вход> регистра блокировки (1)

Однако известное устройство имеет недостаточную скорость передачи информации, что приводит к увеличению времени анализа.

Целью изобретения является уменьшение времени анализа.

Для этого в устройство анализа кодовых комбинаций, содержащее блок декодирования, первый выход которого через последовательно соеди ненные регистр блокировки и блок управления подключен к первому входу первого блока памяти, второй вход которого соединен с первым входом второго блока памяти, с первым входом блока мажоритарного сложения, с первым входом выходного накопителя и с выходом приемного накопителя, вход которого соединен с входом блока декодирования, второй выход которого через блок сравнения подключен к

649152

55 второму входу блока управления и к первому входу запоминающего блока, выход которого подключен к другому входу блока сравнения, дополнительный вход которого соединен с вторым входом запоминающего блока, с вторым входом второго блока памяти и с выходом блока управления, а выходы первого и второго блоков памяти подключены к второму и третьему входам блока мажоритарного сложения, при этом выход второго блока памяти подключен к второму входу выходного накопителя, а также дополнительный блок декодированиия, выход которого подключен к другому входу регистра блокировки, введены последовательно соединенные счетчик числа стираний и блок исправления стираний, при этом первый вход счетчика числа стираний соединен с выходом блока мажоритарного сложения, четвертый вход которого соединен с вторым входом счетчика числа стираний, с вторым входом блока исправления стираний, с другим входом регистра блокировки, с дополнительным выходом блока управления и с третьим входом выходного накопителя, четвертый вход которого соединен с входом дополнительного блока декодирования и с выходом блока исправления стираний, третий вход которого соединен с первым входом блока мажоритарного сложения, при этом выход дополнительного блока декодирования подключен к третьему входу второго блока памяти.

На чертеже приведена структурная электрическая схема предложенного устройства.

Устройство анализа кодовых комбинаций содержит блок декодирования 1, первый выход которого через последовательно соединенные регистр 2 блокировки и блок управления 3 подключен к первому входу первого блока памяти 4, второй вход которого соединен с первым входом второго блока памяти 5, с первым входом блока 6 мажоритарного сложения, с первым входом выходного накопителя 7 и с выходом приемного накопителя 8, вход которого соединен с входом блока декодирования 1, второй выход которого через блок сравнения 9 подключен к второму входу блока управления 3 и к первому входу запоминающего блока 10, выход которого подключен к другому входу блока сравнения 9, дополнительный вход которого соединен с вторым входом запоминающего блока 10, с вторым входом второго блока памяти 5 и с выходом блока управления 3, а выходы первого и второго блоков памяти 4 и 5 подключены к второму и третьему входам блока 6, при этом выход второго блока памяти 5 подключен к второму входу выходного накопителя 7, а также дополнительный блок декодирования 11, выход которого подключен к другому входу регистра 2. Устройство содержит также последовательно соединенные счетчик 12 числа стираний и блок 13 исправления стираний, при этом первый вход счетчика 12 соединен с выходом блока 6, четвертый вход которого соединен с вторым входом счетчика 12, с вторым входом блока 13, с другим входом регистра 2, с дополнительным выходом блока управления 3 и с третьим входом выходного накопителя 7, четвертый вход которого соединен с входом дополнительного блока декодирования 11 и с выходом блока 13, третий вход которого соединен с первым входом блока 6, при этом выход дополнительного блока декодирования 11 подключен к третьему входу второго блока памяти 5.

Устройство работает следующим образом.

На вход блока декодирования 1 и параллельно на вход приемного накопителя 8 поэлементно поступают и-элементные кодовые комбинации. В случае необнаружения ошибок в блоке декодирования 1 и элементов принятой комбинации с выхода приемного накопителя 8 поступают на вход выходного накопителя 7, с выхода которого в случае необнаружения ошибки в следующей кодовой комбинации «К» информационных элементов поступают на выход устройства.

При обнаружении ошибок в принятой комбинации сигналом с выхода блока декодирования 1 запускается регистр 2, а сигналом с выхода блока управления 3 блокируется выход выходного накопителя 7 на время приема (h+2j кодовых комбинаций. 11ри этом «К» элементов комбинации, предшествующей ошибочной, записанные в выходном накопителе 7, стираются. Одновременно сигналом с выхода блока управления 3 открывается информационный вход блока памяти

5 и вход запоминающего блока О, л элементов принятой с ошибкой комбинации и (h — 1) следующих за ней комбинаций записываются в соответствующие разряды блока памяти 5, а их признаки — в соответствующие разряды запоминающего блока 10. Во время повторного приема запрашиваемой комбинации регистр 2 сигналом с блока управления 3 запускается вновь независимо от исхода декодирования этой комбинации.

В случае отсутствия ошибок в запрашиваемой комбинации при повторении на выходе блока сравнения 9 после приема каждой комбинации, попавшей под блокировку, образуется соответствующий правильному приему сигнал. В соответствии с сигналом блока управления 3 повторяемые комбинации записываются на вход выходного накопителя 7 непосредственно с выхода приемного накопителя 8 или с выхода блока памяти 5.

В случае приема комбинации с ошибкой при первом и повторном приемах производится попытка ее восстановления в блоке 13

649152

4О

Фон??? ?»2 изоб1>еген?? ?

55 исправления стираний. Для этого с13гналами с блока управления 3 производится поэлементное сравнение комбинации, храняшейся в блоке памяти 5 и записанной в приемном накопителе 8. Такое сравнение осуществляется в блоке 6 мажоритарного сложения, при этом комбинация с приемного накопителя 8 одновременно списывается в блок 13.

Счетчик 12 подсчитывает число выявленных ошибок и одновременно фиксирует в памяти номера разрядов и — элементной комбинации с признаком ошибки — образец стираний. Если кратность стираний не превышает установленного для используемого в системе кода порога, то блок 13, используя данные об ошибочно принятой кодовой комбинации, образце стираний и их количестве, производит исправление стертых позиций и выдает комбинацию на дополнительный блок декодирования 11. В случае правильного декодирования комбинации ее информационная часть через выходной накопитель 7 поступает на выход устройства. В противном случае комбинация запрашивается вновь.

Если кратность стираний превосходит установленный в устройстве порог, то комбинация с блока 13 без процедуры исправления стираний поступает на вход дополнительного блока декодирования 1, что приводит к повторению запроса. При повторении запроса, в случае обнаружения ошибки в дополнительном блоке декодирования

11, комбинация с этого блока переписывается на первое место второго блока памяти 5, а цикл блокировки начинается сначала.

При обнаружении ошибки в запрашиваемой комбинации после первого запроса выход выходного накопителя 7 вновь блокируется на время приема (h+2) кодовых комбинаций. В этом случае на выходе блока сравнения 9 после приема каждой комбинации образуются соответствующие обнаружению ошибки сигналы.

В соответствии с этими сигналами с помощью блока управления 3 правильно принять?е и элементов повторяемой комбинации стираются, комбинации, в которых обнаружены ошибки, записываются в соответствую»цие разряды первого блока памяти 4 с одновременной попыткой исправления стираний. В случае положительного исхода процедуры исправления стираний комбинация в первом блоке памяти 4 по сигналу блока управления 3 стирается. В случае отрицательного исхода комбинация хранится в первом и втором блоках памяти 4, 5. При образовании сигнала, соответствующего комбинации без ошибки, комбинация записывается в соответствующие разряды второго блока памяти 5 вместо комбинации, ранее принятой с ошибкой, и одновременно в соот5

2О

ЗО ветствующем разряде запомина»ошегс блока 1О происходит смена признака.

При приеме запрашиваемой комбинации третий раз независимо от исхода,декодирования регистр 2 запускается вновь. Г1ри этом на выходе блока сравнения 9 после приема каждой комбинации образуются соответствующие второму повторению запрашиваемой комбинации сигналы. В соответствии с этими сигналами комбинация, принятая хотя бы один раз из трех без ошибки, выдается на выход непосредственно с выхода приемного накопителя 8 или с выхода второго блока памяти 5. В случае приема с ошибкой все три раза и невосстановления комбинации по стираниям после первых двух приемов на входы блока 6 подаются элемен. ты этой комбинации с выходов приемного накопителя 8 и обоих блоков памяти 4, 5.

В этом случае формируется новая комбинация путем поэлемснтного мажоритарного сложения комбинаций, принятых в первый, второй и третий раз. С выхода блока 6 эта комбинация выдается на вход дополнительного

1 1, 11 B c,13 ч;1с необHBpужения Ошибо? Во в??овь сфо(>мированной комбинации ее информационная часть с выходного накопителя 7 поступает на выход устройства, а в случае ошибки комбинация запрашивается вновь с одновремеHной записью в блок памяти 5. и весь цикл

p2ooTi)i vcTpoI3cTB1I 1»ачи на»"т». я сначала.

Таким образом, при четно i числе прие310в комбинаций, п»>павн11?х f103, »б>,10I IIpOBI»3 с обнаруженной ошибкой. производится попытка их восстановления путем исправления сти1)аниЙ элементов, а lipli 1»ечетном чис.lе приемов — — по мажоритарному ilpHIIIIHHI.

Предложенное устройстзо н»3ряд3 с мажоритарным принципом восстановления к,3lбинаций при нечетном числе п1>немов моп1>оизводHTB 13occT;3110B.I» i?liB 1 омбинации путем выявле ii»1 и восстановления стираний при четном числе приемов. что позволяет сократить число переспросов и, следовательно, уменьшить время анализа комбинаций.

Устройство анализа кодовых комбинаций, содержащее блок декодирования, Iiepвый выход которого через последовательно соединенные регистр блокировки и блок управления подключен к первому входу первого блока памяти, i3Topoi3 вход KoTopol o co». динен с первым входом второго блока памяти, с первым входом блока мажоритарного сложения, с первым входом выходного накопителя и с Bblxoдом приемного накопителя, вход которого соединен с входом блока декодирования, второй вь?хо:1 которого через блок сравнения подключен к вто13ом > входу блока управления и к первому входу

6491

Составитель Е. Петрова

Техред О. Луговая Корректор С. Патрушева

Тираж 774 Подписное

Редактор Л. Гел ьфм а и

Заказ 590/55

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

I 13035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент>, г. Ужгород, ул. Проектная. 4

7 запоминающего блока, выход которого подключен к другому входу блока сравнения, дополнительный вход которого соединен с вторым входом запоминающего блока, с вторым входом второго блока памяти и с выходом блока управления, а выходы первого и второго блоков памяти подключены к второму и третьему входам блока мажоритарного сложения, при этом выход второго блока памяти подключен к второму входу выходного накопителя, а также дополнительный блок декодирования, выход которого подключен к другому входу регистра блокировки, отличающееся тем, что, с целью уменьшения времени анализа, введены последовательно соединенные счетчик числа стираний и блок исправления стираний, при этом первый вход счетчика числа стираний соединен с выходом блока мажоритарного

52

8 сложения, четвертый вход которого соединен с вторым входом счетчика числа стираний, с вторым входом блока исправлений стираний, с другим входом регистра блокировки, с дополнительным выходом блока управления и с третьим входом выходного накопителя, четвертый вход которого соединен с входом дополнительного блока декодирования и с выходом блока исправления стираний, третий вход которого соединен с первым входом блока мажоритарного сложения, при этом выход дополнительного блока декодирования подключен к третьему входу второго блока памяти.

Источники информации, принятые во внимание при экспертизе

l. Заявка Юе 2075115/09, кл. Н 04 L l/10, 1974, по которой принято решение о выдаче авторского свидетельства.