Решающий блок цифровой интегрирующей структуры

Решающий блок цифровой интегрирующей структуры

Иллюстрации

Показать все

Реферат

 

650085 регистр подынтегральной функции и элемент задержки ."îåäèíåíü. со своими входами, узел 4 — из сумматора остатка интеграла, выходы которого через регистр остатка интеграла и элемент задержки соединены со своими входами.

Рассмотрим работу решающего блока во всех режимах.

В режиме цифрового интегрирования по шине 17 через узел 5 в узел 2 заносятся начальные данные, а з регистр б записывается соответству ющий код. Структура реш ающего блока настраивается на выполнение операции численного интегрирования.

Приращения подынтегральной функции в виде постоянных сигналов «+ 1» или

« — 1» по шине 17 через узел 5 поступают на вход сумматора 1. Полученная в сумматоре

1 сумма приращений поступает на вход узла 2, где происходит ее суммирование со значением подынтегральной функции предыдущего шага решения, и полученное новое значение подынтегральной функции поступает на вход узла 3. В узле 8 образуется произведение значения подынтегральной функции на приращение независимой переменной, которое по шине 19 через узел 10 поступает на второй вход узла 8.

В узле 4 происходит сложение полученного после узла 3 неквантованного приращения интеграла с остатком интеграла предыдущего шага и проис. одит образование нового значения остатка интеграла, а полученная сумма поступает через узел 10 в зел 7, где по cëãíàëó, поступающему по шине 19, происходит выделение квантованного приращения интеграла, которое через узел 10 поступает на шину 21.

В режиме суммирования в узел 2 записывается нуль, а в регистр б записывается соответствующий код. Структура решающего блока настраивается на выполнение операции суммирования.

Приращения подынтегральной функции по шине 17 через узел 5 поступают на вход сумматора 1. Полученная в сумматоре 1 сумма приращений запоминается в узле 2 и поступает через узел 10 на вход узла 7.

Узел 7 в режиме суммирования производит анализ модуля и знака поступающего значения суммы приращений и выдачу приращений со знаком суммы приращений (если значение суммы приращений не равно О) через узел!О на шину 21 и с обратным знаком — на вход сумматора 1, где они складываются с приращениями подынтегральной функции.

В режиме операции ограничения по шине 17 через узел 5 в узел 2 заносятся начальные данные, а по шине 20 в регистр б — соответствующий код. Структура решающего блока настраивается на выполнение операции ограничения.

Приращения подынтегральной функции по шине 17 ерез узел 5 поступают на вход сумматора 1. Полученная в сумматоре 1 сумма прирашенпй поступает в узел 2, где она суммируется со значением подынтегральной функции предыдущего шага и по5 лученное новое значение подынтегральной функции через узел 10 поступает,в узел 7 выделения выходных приращений, который анализирует модуль и знак поступившего числа и в случае положительного его значения выдает приращения на вход узла 8, на второй вход которого поступает приращение машинной переменной с шины 19. Узел

8 пропускает приращения машинной переменной через узел 10 на шину 21 в том случае, если с выхода узла 7 на вход узла 8 поступают приращения, т. е. когда значение подынтегральной функции положительно.

В случае отрицательного значения подынтегральной функции узел 7 не выдает при20 ращения, и узел 8 не пропускает приращения машинной переменной на шину 21.

В режиме функции знака по шине 17 через узел 5 в узел 2 заносятся начальные данные, а по шине 20 в регистр б — соот25 ветствующий код. Структура решающего блока настраивается на выполнение функции знака.

Приращения подынтегральной функции по шине 17 через узел 5 поступают на вход зО сумматора,1. Полученная в сумматоре 1 сумма приращений поступает в узел 2, где она суммируется со значением подынтегральной функции предыдущего шага, и полученное новое значение подынтегральной

35 функции через узел 10 поступает в узел 7, который анализирует знак и модуль поступившего числа и выдает приращения со знаком поступившего значения подынтегральной функции на вход узла 9, на второй вход которого поступает приращение машинной .переменной с шины 19. Узел 9 пропускает приращения машинной переменной через узел 10 на шину 21 без изменения в случае, если значение подынтегральной функции положительно. В случае отрицательного значения подынтегральной функции узел 9 производит переадресацию приращений машинной переменной, т. е. положительное приращение поступает по отрицательной шине, а отрицательное по положительной.

В режиме цифрового интегрирования с одновременным умножением на постоянный коэффициент меньше единицы по шине 17 через узел 5 в узел 2 заносятся начальные данные, по шине 23 в регистр 11 заносится постоянный коэффи пент, а по шине 20 в регистр б — соответствующий код.

Приращения подынтегральной функции

60 поступают по шине 17 через узел 5 на вход сумматора I. Полученная в сумматоре 1 сумма приращений поступает в узел 2, где она суммируется со значением подынтегральной функции предыдущего шага, и по65 лученное новое значение подынтегральной

650085

l5

;0

60 функции поступает на вход узла 3. В узле

8 об,разуется произведение значения подынтегральной функции на приращение независимой переменной, которое по шине 19 через узел 10 поступает на второй вход узла 8.

В узле 4 осуществляется сложение полученного .после узла 8 неквантованного приращения интеграла с остатком интеграла предыдущего шага и происходит образование нового значения остатка интеграла, а полученная сумма поступает через узел 10 в узел 7, где по сигналу, поступающему по шине 19, выделяется квантованное приращение интеграла, которое через узел 10 проходит на вход узла 12, на второй вход которого поступает значение постоянного коэффициента из регистра 11.

В сумматоре 13 происходит суммирование полученного после узла 12 значения приращения интеграла, умноженного на коэффициент, с частичным произведением приращения интеграла на коэффициент, которое поступает из регистра 14. Полученное в сумматоре 13 новое значение частичного произведения поступает на вход регистра

14 и на вход узла 15, который анализирует знаковые разряды поступившего числа и в случае их переполнения выдает квант произведения.

Квант произведения постоянного коэффициента на приращение интеграла из узла

15 через узел 10 поступает на шину 21.

В режиме умножения на коэффициент, больший единицы, в узел 2 записывается нуль, в регистр 11 — величина, обратная коэффициенту, а в регистр 6 — соответствующий код.

Приращения подынтегральной функции по шине 17 через узел 5 поступают на вход сумматора 1. Полученная в сумматоре 1 сумма приращений запоминается в узле 2 и поступает через узел 10 на вход узла 7.

Узел 7 в этом режиме производит анализ модуля и знака поступающего значения суммы приращений, и если значение суммы приращений не равно нулю, то узел 7 выдает через узел 10 на шину 21 приращения со знаком, соответствующим значению суммы приращений и одновременно это приращение подается в узел 12. Оно поступает на шину 21 и в узел 12 до тех пор, пока сумма частичных произведений в сумматоре 13 не станет равной 1,0. Но так как значение регистра 11 равно 1/К где К вЂ” значение коэффициента, то сумма частичных произведений становится равной 1,0 после того, как узел 7 выдает на вход узла 12 и на шину 21

I(приращений. Когда значение суммы частичных произведений становится равным единице, узел 15 выдает одно приращение (квант произведения) со знаком, обратным выходному приращению. Это приращение поступает через узел 10 и сумматор 1 в узел

2, где вычитается из значения суммы приращений. Если в этом случае значение суммы приращений становится равным нулю, то узел 7, проанализировав вновь значение суммы приращений, перестает выдавать выходные приращения. Таким образом, в данном режиме за один шаг решения решающий блок вместо одного приращения выдает К приращений, т. е. производит умножение входного приращения на коэффициент К.

В режиме численного интегрирования с одновременным умножением на постоянный коэффициент больше единицы в узел 2 заносятся начальные данные, в регистр 11— величина, обратная коэффициенту. а в регистр б — соответствующий код.

Приращения подынтегральной функции по шине 17 через узел 5 поступают на вход сумматора 1. Полученная в сумматоре 1 сумма приращений поступает на вход узла

2, где происходит ее суммирование со значением подынтегральной функции предыдущего шага решения, и полученное новое значение подынтегральной функции поступает на вход узла 3. В узле 3 образуется произведение значения подынтегральной функции на приращение независимой переменной, которое по шине 19 чсрез узел 10 поступает на второй вход узла 3.

В узле 4 осуществляется сложение полученного после узла 3 неквантованного приращения интеграла с остатком интеграла предыдущего шага и происходит образование нового значения остатка интсграла, а полученная сумма поступает через узел 10 в узел 7. В случае, если значения величины, поступившей на вход узла 7, буд .т -- 1,0, то узел 7 по сигналу, поступающему по LUIIне 19, выдает квантованное приращение интеграла, которое чсрез узел 10 поступает на шину 21 выхода рсшаюшего олока и одновременно через узел 10 на вход узла 12, на второй вход которого поступает коэффициент из регистра 11. Это приращение на шине 21 и на входе узла 12 удерживается в течение К итсраций, т. с. пока сумма частичных произведений в сумматоре 13 не станет равной 1,0. Тогда узел 15 анализа частичных произведений выдает olHQ npt*,ращение, которое через узел 10 поступает на вход узла 7 на установку его в исходнос состояние, и узсл 7 псрсстаст выдазать приращения. Таким образом, в этом режиме в течение одного шага решения узел 7 вместо одного приращения интеграла выдаст на шину 21 выхода решающего блока К приращений, т. е. получаемое в процессе интегрирования приращение интеграла умножается на коэффициент K.

Предлагаемый блок повышает быстродействие при незначительном увеличении оборудования.

650085

Формула изобретения

Составитель Л, Крюков

Редактор Е. Караулова Текред А. Камышникова Корректор И. Симкина

Заказ 23/172 Изд. Хв 191 Тираж 779 Подписное

НПО Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб.. д. 4/5

Тип. Харьк. фил. пред. «Патент»

Решающий блок цифровой интегрирующей структуры по авт. св, ¹ 5516б9, о тлич а ющийся тем, что, с целью повышения производительности, в него дополнительно введены узел умножения, сумматор частичных произведений, регистр частичных произведений, дешифратор, регистр постоянного коэффициента, причем первые и вторые входы регистров постоянного коэффициента и частичных произведений соединены соответственно с шиной сброса и шиной выработки независимой переменной, третий и четвертый входы регистра постоянного коэффициента соединены соответственно с шиной выбора номера решающего блока и шинбй ввода постоянного коэффициента, выход регистра постоянного коэф5 фициента соединен с пятым входом этого регистра и первым входом дополнительного узла умножения, второй вход и выход которого соединены соответственно с выходом узла настройки и первым входом суммато10 ра частичных произведений, второй вход и выход которого соединены соответственно с выходом регистра частичных произведений и третьим входом регистра частичных произведений, входом дешифратора, выход ко15 торого соединен с входом узла настройки.