Устройство для вычисления коэффициентов фурье

Устройство для вычисления коэффициентов фурье

Иллюстрации

Показать все

Реферат

 

<и 651348

Союз Совете, С©ц алмстичеоь

Респубпмк (И) Дополнительное к авт. свил-ву— (22) Заявлено 02.08.76 .(21) 2399619/18-24 с присоединением заявки № (2Ç) Приоритет

2, (51) М. Кл.

G 06 F 15/34

Гащдарственньб немнтет ссср в делам нэебретеннй н аткрытнй

Опубликовано 0S.03.79. Бюллетень № 9

Лата опубликования описания 05.03.79 (5З) УДК

681,14 (088.8) В. Г. Осипенко, В, И. Родзин, В. П. Стенпковский, А. Г. Шабанов, Ю. М. Молочников и В. Н. Тимофеев (73) Заввитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОЭФФИЦИЕНТОВ ФУРЬЕ

1

Изобретение относится к дискретно-mano1 овой специализироваиной вычислительной технике,, может быть использовано в радиотехнике, элект-" росвязи и измерительной технике для вычисления коэффициентов ряда Фурье в заданном базисе функций (например, в базисе тригонометрических функций, прямоугольных ортогональных функций, функций Уолша, Х аара и др.).

Известно устройство для вычисления коэффициентов Фурье, 11 ), содержащее масштабный блок, интегрирующие блоки, элементы НЕ, И и набора суммирующих резисторов.

Наиболее близко к предлагаемому устройство для вьгчисления коэффициентов Фурье 121, содержащее масштабный блок, вход которого является входом устройства, блок управления, блок регулирования режима реверсивного ком° мутатора вертикальных каналов, реверсивный коммутатор вертикальных каналов, два входа которого соединены с соответствующими выходами блока регулирования режима реверсивного коммутатора вертикальных каналов, блок распределения с подсоединенными к нему сигнальными входами 2п вычислительных блоков, каж2 дый из которых состоит нз группы взвешивающих резисторов и интегратора, управляющие входй ийтеграторов всех вычислительных, блоков соединены вместе и подключены к соответствую= щему выходу блока управления, блок элементов

И, выход которого является основными выходами устройства, а дополнительные выходы через блок функционального преобразования соединены с дополнительными выходами устройства, управляющий вход блока элементов И подсоеди1© нен к соответствующему выходу блока управления.

Недостатком известного устройства является низкая точность вычисления коэффициентов

Фурье повторяющихся сигналов и, в часпюсти, сигналов с высокочастотным заполнением при их отображени.и рядами Фурье в заданном базисе функций, обусловленные большой инерционностью вычислительных каналов и отсутствием накопления информации о законе изменения исходного сигнала на протяжении всей длительности реализации.

Цель изобретения — повышение точности вычисления коэффициентов Фурье.

Поставленная цель достигается тем, по в устройство введены последовательно соединен. ные регулируемый делитель частоты и формирователь тактовых импульсов, управляющий вход которого соединен с дополнительным выходом блока управления, а выход подключен к информационному Входу реверсивного коммутатора вертикальных каналов, последовательно соединенные регулируемый умножитель частоты, фор.мирователь импульсов начала отсчета, узел управления и преобразователь исходного сигнала, выход которого подсоединен к сигнальному входу блока селекции, сигнальные выходы и выходы управления которого подсоединены к соответствующим входам блока распределения, управляющие входы вертикальных каналов блока селекции соединены с выходами реверсивного коммутатора вертикальных, каналов н управляющие входы горизонтальных каналов блока селекции соединены с выходами реверсивного коммутатора горизонтальных каналов, соединенного с блоком регулирования режима реверсивного коммутатора горизонтальных каналов, информационные входы блока регулирования режима реверсивного коммутатора вертикальных каналов соединены с первым и последним выходами реверсивного коммутатора вертикальных каналов, при этом каждый иэ 2п вычислительных блоков дополнительно содержит многовходовый фазоинверсный узел, входы которого соединены с выходами взвешивающих резисторов группы, двухканальный коммутатор, выход которого соединен с соответствующим входом интегратора, а управляющие входы через узел регулирования режима подключены к выходам управления блока распределения, первый узел памяти, вход которого подсоединен к выходу интегратора, а управляющие входы первых узлов памяти всех вычислительных блоков соединены вместе и подключены к соответствующему выходу блока управления, и

Второй узел памяти, вход которого соединен с выходом первого узла памяти, выход соединен с соответствующим входом блока элементов И, а управляющие входы вторых узлов памяти всех вычислительных блоков соединены вместе и подключены к соответствующему выходу блока управления, причем соответствующие выходы масштабного блока соединены со входами регулируемого делителя частоты, регулируемого умножителя частоты и преобразователя исходного сигнала, а управляющий вход блока управления соединен с соответствующим выходом реверсивного коммутатора гориэонатл ьных каналов.

На чертеже представлена структурная схема устройств а.

Устройство для вычисления коэффициентов

Фурье со входом 1 содержит масштабный блок 2, регулируемый делитель 3 частоты, формирова

651348

)C 2 + в случае тригонометрического базиса, или операции и и

45 в случае любого другого базиса, дополнительные выходы 27 устройства.

Устройство работает следующим образом.

Исследуемый сигнал с интервалом повторения Т через вход 1 и масштабный блок 2 поступает на сигнальные входы регулируемого делителя 3 частоты, регулируемого умножителя 5 частоты и преобразователя 8 исходного сигнала

Из колебаний, получаемых в результате деления частоты повторения исходного сигнала в заданное число раэ в регулируемом делителе 3 частоты, в формирователе 4 формируются тактовые импульсы, которые поступают на информационный вход реверсивного коммутатора 9 вертикальных каналов, а из колебаний, получаемых в результате умяожения частоты повторения исходного сигнала в заданное число раз — " — в

4 tllll+ 4 регулируемом умножителе 5 частоты, в формиротель 4 тактовых импульсов, регулируемый умно житель 5 частоты, формирователь 6 импульсов начача отсчета, узел 7 управления, преобразователь 8 исходного сигнала, состоящий из связан5 ных по своим входам и выходам двух управляемых запоминающих ячеек, реверсивный коммутатор 9 вертикальных каналов, блок 10 регулирования режима реверсивного коммутатора вертикальных каналов, реверсивньгй коммутатор 11 горизонтальных каналов, блок 12 регулирования режима реверсивного коммутатора горизонтальных каналов, блок 13 селекции, блок 14 распределения, блок 15 управления, вычислительные блоки 16 и 16, ... 161 < - 16 „, состоящие из группы 17 и 17, ..., 17 и 17 „взвешивающих резисторов, многовходовых фазоинверсных узлов 18l и 18>, ... 18 „,« „и 18 > >, двухканальных коммутаторов 19, и 192, ..., 192п и

192п ° улов 201 и 202. - 202П 1 и 20аа) регулирования режима двухканальных коммутаторов по закону изменения знаков соответствующих четных и нечетных функций заданного ба- зиса, интеграторов .21> и 21„... 21,, и

212н, первых и вторых узлов 22,, 22, 22 „.„, 22 „, и 231, 23„.„23; 23 памяти соответственно, блок 24 элементов И, управляющие входы которых соединены вместе и подключены к управляющему входу блока, основные выходы 251 и 25 устройства, функциональный преобразователь 26, выполняющий операции

651348 вателе 6 импульсов начала отсчета формируются реперные импульсы, которые поступают на информационный вход узла 7 управления.

IIog.âîçäåéñòâèåì реперных импульсов узла 7 управления преобразователь 8 исходного сигнала в момент начала каждого реперного импульса одновременно запоминает и считывает до начала следующего реперного импульса одно мгновенное значение исходного сигнала. В результате этого на его выходе формируется копия сигнала с интервалом повторения (nm+1) Т, которая поступает на сигнальный вход. блока 13 селекций.

Под воздействием тактовых импульсов реверсивный коммутатор 9 вертикальных каналов, прямой и обратный ходы которого управляются блоком 10 регулирования режима реверсивного коммутатора вертикальных каналов, вырабатывает опросные импульсы, которые поступают на вертикальные входы блока 13 селекции. Одновременно с этим под воздействием опросньгх импульсов реверсивного коммутатора 9 вертикальных каналов, снимаемых с его первого и последнего выходов, реверсивный коммутатор 11 горизонтальных каналов, прямой и обратный ходы которого управляются блоком 12 регулирования режима реверсивного коммутатора горизонтальных каналов, вырабатывает опросные импульсы, которые поступают на горизонтальные входй блока 13 селекции. При этом совпадение во времени на вертикальных и горизонтальных входах блока 13 селекции опросных импульсов реверсивного коммутатора 9 вертикальных каналов и реверсивного коммутатора 11 горизонтальных каналов приводит к появлению на соот- . ветствующих выходах управления и сигнальных выходах блока 13 селекции управляющих импульсов и выборок копии сигнала, которые через блок 14 распределения поступают на соответствующие управляющие и сигнальные входы 2п . вычислительных блоков 16, и 16 ..., 16 ««! 16 „В результате этого выборки копии сигнала, проходя через группы 17, и 17„...17 „«и 17<««, взвешивающих резисторов, многовходовые фазоинверсные узлы 18 и 18,, ... 18 и 18 „, и двухканальные коммутаторы 19, и 19>,..., . 19>„«и 19 „, режимы работы которых управляются узлами 20> и 20 ° .. 20,«H 202п регулирования режима по закону изменения знаков соответствующих четных и нечетных функций заданного базиса, интегрируются в интеграторах 21, и 21,...21, и 21 „со сбросом.

По истечении интервала времени (nm+l)T опросный импульс с первого канала реверсивного коммутатора 11 горизонтальных каналов занускает блок 15 управления.

Вырабатываемые в блоке 15 управления импульсы поступают на управляющие входы формирователя 4 тактовых импульсов, интеграторов

21,, 21>,...21 ««< и 21а„, со сбросом первых и вторых узлов 22, 22, ... 22 „, 22 д и

23,, 23,, 232m < 23 п памяти и блока 24 элементов И. После сброса накопленных значений в интеграторах 21,, 2!, ... 21 „ « и

21 „открывается формирователь 4 тактовых импульсов, и тактовые импульсы снова начинают поступать на информационный вход реверсивного коммутатора 9 вертикальных каналов. В результате этог«, повторяется описанный цикл вычисления коэффициентов Фурье, После перезаписи во вторые узлы 23«, 23,...23 и 23 «, памяти зафиксированных

15 в первых узлах 22«, 22,„..22,«и 22 памяти вычисленных значений последние снова переводятся в режим слежения эа накапливаемыми значениями в интеграторах 21 «, 212,... 212„, и 212« . Одновременно с этим вторые узлы 23«, 232 " 23 и-! и 23дгт памяти переводятся из режима записи новых значений в режим их считывания через блок 24 элементов И на основные выходы 25, и 2S, устройства и через блок 26 функционального преобразования до-25 полнительные выходы 27 устройства.

Изобретение позволяет существенно повысить точность вычисления коэффициентов Фурье повторяющихся сигналов и сигналов с высокочастотным заполнением при отображении этих сигналов рядами Фурье в любом заданном базисе функций вследствие преобразования частоты повторения (или несущей частоты) сип«ала в сторону нижних частот без использования источника опорной частоты. В результате этого ««овышается достовер ность вычисления коэффициентов Фурье в заданном базисе функций и расширяется сфера применения устройства, что приводит к улучшению его технических и эксплутационных характеристик.

Формула изобретения

Устройство для вычисления коэффициентов

Фурье, содержащее масштабный блок, вход которого является входом устройства, блок управле. ния, блок регулирования режима реверсивного коммутатора вертикальных каналов, реверсивный коммутатор вертикальных каналов, два входа которого соединены с соответствующими высо ходами блока регулирования режима реверсивного коммутатора вертикальных каналов, блок распределения с подсоединенными к нему сиг нальными входами 2п вычислительных блоков, каждый из которых состоит из группы взвенел

55 ваемых резисторов и интегратора, управляющие входы интеграторов всех вычислительных блоков соединены вместе и подключены к соответствующему выходу блока управления, блок элементов

651348

И, основные выходы которого являются основными выходами устройства, а дополнительные выходы через блок функционального преобразования соединены с дополнительными выходами устройства, управляющий вход блока элементов

И подсоединен к соответстующему выходу блока управленйя, отличающееся тем, что, с целью повышения точности вычисления коэффициентов Фурье, в него введены последовательно соединенные регулируемый делитель частоты и формирователь тактовых импульсов, управляю. щий вход которого соединен с дополнительным выходом блока управления, а выход подключен к информационному входу реверсивного коммутатора вертикальных каналов, последовательно соединенные регулируемый умножитель частоты, формирователь импульсов начала отсчета, узел управления и преобразователь исходного сигнала, выход которого подсоединен к сигнальному входу блока селекции, сигнальные выходы н выходы управления которого подооедйнены к соответствующим входам блока распределения, управляющие входы вертикальных каналов блока селекций-соедйнены с выходами реверсивнбго коммутатора вертикальных каналов и управляющие входы горизонтальных каналов блока селекции соединены с выходами реверсивного коммутатора горизонтальных каналов, соединенного с блоком регулирования режима реверсивного коммутатора горизонтальных каналов, информационные входы блока регулирования режима реверсивного коммутатора вертикальных каналов соединены с первым и последним выходами реверсивного коммутатора вертикальных каналов, при этом каждый из 2п вычислительных блоков дополнительно содержит многовходовый фаэоинверсный узел, входы которого соединены с выходами взвешивающих резисторов группы, двухканальный коммутатор, выход которого соединен с соответствующим входом интегратора, а управляющие входы через- узел регулирования режима подключены к вьиодам управления блока распределения, первый узел памяти, вход которого подсоединен к выходу интегратора, а управляющие входы первых узлов памяти всех вычислительных блоков соединены вместе и подключены к соответствующему выходу блока управления, и второй узел памяти, вход которого соединен с выходом первого узла памяти, выход соединен с соответствующим входом блока элементов И, а управляющие входы вторых узлов памяти всех вычислительных блоков соединены вместе и подключены к соответствующему выходу блока управления, причем соответствующие выходы масштабного блока соединены со входамн регулируемого делителя частоты, регулируемого умножителя частоты и преобразователя исходного сигнала, а управляющий вход блока

2 управления соединен с соответствующим выходом реверсивного коммутатора горизонтальных каналов.

Источники информации, принятые во внимаЗ" ние при экспертизе

1. Авторское свидетельство СССР hh 480993, G 01 8 23/16, 1973.

2. Авторское свидетельство СССР И 456226, G 01 823/00,,1973.

Составитель М. Палеева

Техред О.Андрейко

Редактор Б. Федотов

Корректор Д. Мельниченко

Филиал ППП Патент", r. Ужгород, ул. Проектная,4

Заказ 807/46, Тираж 779 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб„д. 4/5