Декодирующее устройство -позиционного временного кода

Декодирующее устройство -позиционного временного кода

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Соеа Соаетсимя

Социалка имения

Республик

«ii652724 (6l)Дополнительное к авт. саид-ву(22) Заявлено 10.01.77 (21) 2441798/18-09 и (51) М. Кл, Н 04 L 17/30

Н 04 1, 27/22 с присоединением заявки №

Гасударстввниый кюматат

СССР аа делам мзобрвтеннХ и открмтяй (23) ПриоритетОпубликовано 15.03.79,Бюллетень № 10

Ъ

Дата опубликование описания.18.03.79 (о) УЙ 621,394. .62 (088.8) В. N. Петров, К?. В. Алексеев, В. A. Боровков, B. С. Гришин и С. С. Петров (72) Авторы изобретения (71) Заявитель (54) ПЕКОИИРУЮЩЕЕ УСТРОЙСТВО тп -ПОЗИЦИОННОГО

ВРЕМЕННОГО KOLlA

Изобретение относится к радиотехнике и может быть использовано в устройствах телемеханики для декодирования дискретной информации, передаваемой мнойопозиционным временным кодом.

Известно денодирующее устройство 5 ï- йозиционного временного кода, содержащее формирователь импульсов и последовательно соединенные блок задержки, распределитель, детектор, блок памяти и дешифратор, при этом другой выход детектора подключен к управляющему входу распределителя Я .

Однако известное устройство защищено от импульсных помех лишь в начале паузы и от дроблений в начале импульса, Прн появлении импульсной помехи в другой момент времени кодовая комбинация может быть принята с ощибкой.

Целью изобретения является повышение помехоустойчивости устройства. ,Пля этого в декодирующее устройство, содержащее формирователь импульсов и последовательно соединенные блок задерж2 кн, распределитель, детектор, биак памяти и дешифратор, при этом другой вход детектора подключен к управляющему выходу распределителя, введены дополнительный детектор, блок инверторов и дополнительный распределитель, при этом один из выходов формирователя импульсов подключен к соответствующим входам блока задержки и блока памяти, а другой выход — к соответствующим входам детектора.и дополнительного детектора, к другим входам которого подключен соответственно выход н дополнительный выход распределителя и выход блока ннверторов, а выход дополнительного де-тектора подключен к соответствующим вхо дам распределителя, блока памяти и дополнительного распределителя, выход которого подключен к управляющим входам блока памяти, дешифратора, блока инверторов и детектора, другой выход которого подключен к соответствующим входам блока задержки, дешифратора и дополнительного распределителя.

3 652724

На чертеже приведена структурная электрическая схема устройства.

Декоднрующее устройство е -позиционного временного кода содержит формирователь 1 импульсов и последовательно соединенные блок задержки 2, распределитель 3, детектор 4, блок памяти 5 и дешифратор 6, при этом другой вход детектора 4 подключен к управляющему выходу распределителя 3, допол--нительный детектор 7, блок 8 инверто-, ров и дополнительный распределитель 9, цри этом один из выходов формирователя

1 .подключен к соответствующим входам блока задержки 2 и блока памяти 5; а другой выход - к соответствующим входам детектора 4 и дополнительного детектора 7, к другим входам которого йодключены соответственно выход и дополнительный выход распределителя

3 и выход блока инверторов 8, а выход . дополнительного детектора 7 подключен к соответствующим входам распределителя 3, блока памяти 5 и дополнительного распределителя 9, выход которого подкеочен к управляющим входам блока памяти 5, дешифратора 6, блока инверторов 8 и детектора 4., другой выход которого подключен к соответствующим входам блока задержки 2, дешифратора 6 и дополнительного распределителя 9.

Устройство работает следующим обp6soM.

На вход формирователя i по» сФупавт манйпулированные импульсы. В формйрователе 1 происходят дифференйироваянъ и выпрямление импульсов. Дифференцирова ные иМпульсы, coîòâeòñ âóêèöèå" переднему фронту входных Импульсов, е выхода формирователя 1 поступают на вход блока памяти 5, синхронизируя его работу и осуществляя сброс памяти после вывода информации, и на вход блока задержки 2.

С другого выхода формирователя 1 выпрямленные импульсы поступают на входы детекторов 4 и 7, Импульсами с выхода блока задержки 2 осуществляется: запуск распределителя 3, на выходах котороМ последовательно появляются опорные импульсы, поступающие на вхо ды детекторов 4 и .7. Время задержки зййуска расйределнтеля 3 равно половине длительности опорного импульса.

Это необходимо для совпадения выпрям ленных импульсов с серединами опорных импульсов. Дополнительный распределитель 9, управляет работой детектора 4, блока памяти 5, дешифратора

b и через блок инверторов 8 «работой дополнительного детектора 7. Детектор

4 вместе с распределителями 3 и 9 выделяет разрешенные кодовые комби5 нации. На выходе детектора 4 появляют ся все выделяемые импульсы, принадлежащие к адресной и исполнительной час- тям кодовой комбинации, в блок памяти

5 записывается лишь исполнительная

<0 часть. Импульсы с выхода детектора 4 останавливают распределитель 3, пере ключают распределитель 9, синхрониэи

I руют работу дешифратора 6, через блок задержки 2 вновь запускают распределитель 3. Информация, записанная в блоке памяти 5, поступает на входы дешифратора 6 после приема последнего разряда кодовой комбинации. На вькодах дешиф- ратора 6 информация появляется после приема защитной цауэы между кодовы- ми комбинациями.

Защита декодирующего устройства от приема запрещенных комбинаций, им пульсных помех, дроблений. импульсов

2 осуществляется дополнительным детектором 7 вместе с блоком. инверторов 8, распределителем 3, распределителем 9.

Распределитель 9 через блок инверторов

8 разрешает выделение дополнительным

30 детектором 7 всех эацрещенных кодовых комбинаций. Импульсами с выхода до» 1полнительйого детектора 7 осуществляется установка декодирующего устройства

И

s исходное состояние. Повторный запуск распределителя 3 после его остановки возможен через время задержки.

Защита устройства от импульсных помех и дроблений импульсов длитель10 ностью. не превьнпающей время задержки импульсов блоком задержки 2, осуществляется детектором 7 вместе с распределителем 3. С дополнительного выхода расйределителя 3 на детектор 7

45 подается потенциал, разрешающий прохождение ймпульсов с выхода формирователя 1 через дополнительный детектор 7. Таким образом, на появление импульсной помехи на входе формирователя

1 устройство реагирует как на эапрещен ную комбинашпо.

Защита устройства от импульсных помех и дроблений, соизмеримых с длительностью информационных импульсов осу ществляется дополнительным распределителем 9, блоком инверторов 8, дополнительным детектором 7. Импульсная помеха (дробление импульса) приводит к искажению числа разрядов кодовой ком652724

Составитель Г. Теплова

Техред С. Л1игай Корректор А. Кравченко

Редактор А. Знньковский

:Заказ 1079/55 Тираж 774 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб.„д. 4/5

Филиал ППП Патент", r. Ужгород, ул. Проектная, 4 бннации, которое контролируется распределителем 9, илн к искажению разделйтельной паузы между кодовыми комбинациями, что приводит к появлению на выходе дополнительного детектора 7 импульса и установке устройства в исходное состояние.

Формула изобретения

Декодирующее устро йство «М -позиционного временного кода, содержащее форми-, рователь импульсов и последовательно соединеннные блокзадержки, распределитель, детектор, блок памяти и дешифра -" тор, при этом другой вход детектора подключен к управляющему выходу распределителя, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости, введены дополнительный детектор, блок инверторов и дополнительный расщ. ищелитель,. при этом один из выходов формирователя импульсов подключен к соответствующим входам блока задержки и блока памяти, а другой .выход — к соответствующим входам детектора и доиолнительного детектора, к другим входам которого подключены соответственно выход и дополнительный выход рас пределителя и выход блока инверторов, а выход,дополнительного детектора подключен к соответствующим входам распределителя, блока памяти и дополнительного распределителя, Bbfxog которого подключен к управляющи1м входам блока памятй, дешифратора, блока инверторов и детектора, другой выход которого подключен к соответствующим входам блока задержки, дешифратора и дополнительного распределщгеля, Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N 510805, кл. Н 04 1з 27/22, 1973;