Преобразователь двоичнодесятичного кода в двоичный

Преобразователь двоичнодесятичного кода в двоичный

Иллюстрации

Показать все

Реферат

 

6052

Союз Советских

Социалистических

Реслублик

ОП ИСА

ИЗОБРЕТ

К АВТОРСКОМУ СВИ (61) Дополнительное к авт. св (22) Заявлено 25.04.77 (21) 24 с присоединением заявки №

{23) Приоритет—

Опубликовано 05,04,79, 5

Дата опубликования опи

F 5I02

Государственный номнтвт

СССР но делам наобрвтвннй н открытый

325 (088,8) (72) Автор изобретения

В. И. Омел ьчен к о

Таганрогский радиотехнический институт им, В. L1,. Калмыкова (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЪ ДВОИЧНΠ— ДЕСЯТИЧНОГО КОДА

В ДВОИЧНЪ|И

Изобретение относится к области автоматики и цифровой вычислительной техники и может быть использовано для преобразования дробных двоично-десятичных чисел в двоичный код.

Известно устройство для преобразования двоично-десятичного кода в двоичный, содержащее запоминающее устройство двоичных эквивалентов, переключатель эквивалентов, сумматор и сдвиговый регистр (1). Недостатком известного устройства является невысокая скорость преобразования.

Наиболее близким техническим решением данной задачи является преобразователь двоично-десятичного кода в двоичный код, содержащий регистр числа, блок управления, распределитель импульсов, переключатель двоичных эквивалентов, первый вход которого соединен с выходом регистра числа, а второй вход — с первым выходом блока управления и входом распределителя импульсов, первое запоминающее устройство двоичных эквивалентов, первый вход которого соединен с выходом переключателя двоичных эквивалентов, а второй вход — с выходом распределителя импульсов, первый сумматор и первый регистр сдвига, вход которого соединен с выходом первого сумматора, а выход — с первым входом первого сумматора (2) .

Недостатком известного устройства является относительно низкое быстродействие.

Целью изобретения является повышение быстродействия. Это достигается тем, что преобразователь содержит элементы ИЛИ, И, элемент запрета. второй сумматор, счетчик переносов. группу элементов И, второй регистр сдвига, второе запоминающее устройство двоичных эквивалентов, первый вход которого соединен с выходом перекл1очателя двоичных эквивалентов, второй вход — с выходом распределителя импульсов, а выход соединен с первым входом второго сумматора, первый вход элемента ИЛИ соединен с выходом первого запоминающего устройства двоичных эквивалентов, а выход— со вторым входом первого сумматора, первые входы элемента И и элемента запрета соединены с выходом второго умматора, вто рой вход элемента И и запрещающий вход элемента запрета соединены со вторым выходом блока управления, вход второго регистра сдвига соединен с выходом элемента запрета, а выход — со вторым входом вто656052 рого сумматора, выходы счетчика переносов и выходы группы элементов И соединены со вторым входом элемента ИЛИ, первые входы соединены с третьим входом блока управления, а вторые входы соединены с выходом счетчика переносов, вход которого соединен с выходом элемента И.

Начертеже представлена структурная схема устройства для преобразования кодов.

Устройство содержит входную шину 1 подачи тетрады, регистр 2 числа, управляющую шину 3, блок управления 4, переключатель двоичных эквивалентов 5, распределитель импульсов 6, первое и второе запоминающие устройства 7, 8, элемент ИЛИ 9, первый и второй сумматоры 10, 11 соответственно, первый и второй регистры сдвига 12, 13, элемент И 14, элемент запрета

15, счетчик переносов 16, группу элементов И 17.

Входная шина 1 служит для записи считываемой с носителя информации. Управляющая шина 3 предназначена для подачи синхроимпульса, приходящего одновременно со считываемой тетрадой двоично-десятичного числа. Регистр 2 числа хранит считанную тетраду. Блок управления 4 вырабатывает сигналы, обеспечивающие функционирование устройства в составе вычислительной машины. Переключатель 5 эквивалентов вырабатывает сигнал опроса необходимых шин запоминающих устройств 7, 8.

Распределитель импульсов 6 вырабатывает распределенные во времени импульсы, необходимые для функционирования устройства. Первое и второе запоминающие устройства 7, 8 предназначены для хранения старших (1 — j) и младших ((j + 1) — и) разрядов двоичных эквивалентов преобразуемых тетрад дваично-десятичного числа. Элемент ИЛИ 9 либо передает содержимое, считываемое с первого запоминающего устройства 7, либо — с выхода группы элементов И 17. Первый и второй одноразрядные двоичные сумматоры 10, 11 предназначены для суммирования старших (1 — j) и младших ((j + 1) — п) разрядов двоичных эквивалентов Э;» преобразуемых тетрад с содержимым первого и второго регистров сдвигов 12, 13. Первый и второй регистры сдвига 12, 13 хранят и сдвигают результат суммирования. Элемент И 14 передает перенос из старшего разряда второго одноразрядного двоичного сумматора в счетчик переноса 16 по сигналу конца цикла преобразования каждой тетрады двоично-десятичного числа. Элемент запрета 15 служит для передачи информации с выхода суммы второго одноразрядного двоичного сумматора !1.

Счетчик переносов 16 накапливает переносы от суммирования старших разрядов содержимого второго регистра сдвига 13 и двоичного эквивалента тетрады, приходящего со второго запоминающего устройства

Группа элементов И 17 расшифровывает содержимое счетчика 16.

Преобразование осуществляется путем суммирования двоичных эквивалентов считываемых тетрад двоично-десятичного числа.

Устройство работает следующим образом.

В регистр числа 2 по входной шине 1 последовательно разряд за разрядом, начиная со старшего, поступают двоично-десяИ тичные тетрады преобразуемого числа. Одновременно с каждой двоично-десятичной тетрадой в блок управления 4 по управляющей шине 3 поступает синхроимпульс, задающий стартстопный режим работы устройства. Блок управления 4 вырабатывает

15 сигналы, обеспечивающие функционирование всего устройства. Распределитель импульсов 6 вырабатывает распределенные во времени импульсы, число которых равно, Д т. е. половине разрядов двоичных эквивалентов, хранимых в первом и втором запоминающих устройствах 7, 8, которые хранят

i — к двоичных эквивалентов, т. е. по девять для каждой тетрады. Причем в первом и во втором запоминающих устройствах 7, 8 хра25 нятся старшие (1 — j) и младшие ((j + 1)— — и) разрядов каждого двоичного эквивалента Э . Переключатель эквивалентов 5 одноМ временно выбирает соответствующие шины первого и второго запоминающих устройств

7, 8. С выходов первого и второго запоминающих устройств 7, 8 считаная информация поступает последовательным кодом, одновременно на первый и второй одноразрядные двоичные сумматоры 10, 11 и суммируется с содержимым первого и второго

З5 регистров сдвига 12, 13. Сумма с первого и второго одноразрядного двоичного сумматора 10 и 11 поступает на первый и второй регистр сдвига 12 и 13. Управление передачей суммы на второй регистр сдвига

13 производит элемент запрета 15 до тех

4О пор, пока не поступит из блока управления

4 признак конца суммирования в цикле.

Преобразование одной тетрады длится п/2 такта.

Перенос из (j + 1)-ro разряда в j-й раз45 ряд заносится в счетчик переносов 16 при поступлении на управляющий вход элемента И 14 п)2 такта. С приходом следующей тетрады описанный процесс повторяется до тех пор, пока не преобразуется младшая тетрада двоично-десятичного числа, и блок управления 4 не вырабатывает сигнал конца преобразования. По этому сигналу производится окончательное суммирование содержимого первого регистра сдвига 12 и переноса, хранимого на счетчике переносов

55 16, По разрешающим сигналам, поступающим на управляющий вход с блока управления 4 группа элементов И 17 расшифровывает содержимое счетчика переносов 16.

Информация группы элементов И 17 с вы656052

Фо рм ула изобретения хода поступает на второй вход элемента

ИЛИ 9 и далее на первый вход первого одноразрядного двоичного сумматора 10, где суммируется с содержимым первого регистра сдвига 12. По окончании п)2 такта (i + 1) цикла, на первом и втором регистрах сдвига 12 и 13, установится искомое двоичное число.

Таким образом, процесс преобразования заключается в одновременном суммировании старших (1 — )) и младших ((j + 1)— — п) разрядов двоичных эквивалентов Э», поступающих последовательным кодом на первый и второй одноразрядные сумматоры

10 и 11 и Окончательном суммировании переноса П: с результатом, хранимьм на 15 первом регистре сдвига 13.

Время преобразования предлагаемого устройства определяется

Тг = тт а (1+ 1).

Выигрыш в быстродействии определяется соотношением

Tg 21

В= — =—

Гр 1+1

Так как в предлагаемом устройстве производится одновременное суммирование старших (1 — j) и младших ((j + 1) — n) разрядов, то преобразование производится быстрее. При п = 27 и i = 6 преобразование двоично-десятичного числа в предлагаемом устройстве производится быстрее в 1, 8 раза.

Преобразователь двоично-десятичного кода в двоичный, содержащий регистр числа, блок управления, распределитель импульсов, переключатель двоичных эквивалентов, первый вход которого соединен с выходом регистра числа, а второй вход — с первым выходом блока управления и входом распределителя импульсов, первое запоминающее устройство двоичных эквивалентов, первый вход которого соединен с выходом переключателя двоичных эквивалентов, а второй вход — с выходом распределителя импульсов, первый сумматор и первый регистр сдвига, вход которого соединен с выходом первого сумматора, а выход с первым входом первого сумматора, отличающийся тем, что, с целью повышения быстродействия содержит элементы ИЛИ, И, элемент запрета, второй сумматор, счетчик переносов, группу элементов И, второй регистр сдвига, второе запоминающее устройство двоичных эквивалентов, первый вход которого соединен с выходом переключателя двоичных эквивалентов, второй вход — с выходом распределителя импульсов, а выход соединен с первым входом второго сумматора, первый вход элемента ИЛИ соединен с выходом первого запоминающего устройства двоичных эквивалентов, а выход — со вторым входом первого сумматора, первые входы элемента И и элемента запрета соединены с выходом второго сумматора, второй вход элемента

И и запрещающий вход элемента запрета соединены со вторым выходом блока управления, вход второго регистра сдвига соединен с выходом элемента запрета, а выход со вторым входом второго сумматора, выходы счетчика переносов и группы элементов И соединены со вторым входом элемента ИЛИ, первые входы соединены с третьим выходом блока управления, а вторые входы группы элементов И соединены с выходом счетчика псреносов, вход которого соединен с выходом элемента И.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

¹ 466507, кл. G 06 F 5/02, 1973.

2. Авторское âèäåòåëüñòâî СССР

Хе 473179, кл. G F 5/02, 1974.

UHHHHH Заказ 1522(39

Тираж 779 Подписное

Филиал ППП «Патент», г. Ужгород, Ул. Проектная, 4