Устройство для контроля блоков памяти

Устройство для контроля блоков памяти

Иллюстрации

Показать все

Реферат

 

фу@ фф л

Союз Советских

Социапистииеских

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 14.02.77 (21) 2451376/18-24 с присоединением заявки №вЂ” (51) М.К .

G 11 С 29/00

Гееударетеенна!й кеметет

СССР ее делам нзебретенпй н еткритнй (23) Приоритет 20.01.77

Опубликовано 05.04.79. Бюллетень № 13

Дата опубликования описания ОБ.О .7 (53) УДК681.327 (088.8) (72) Авторы изобретения

Н. И. Вариес, Б. Е. Гласко и A. К. Култыгин (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ

Изобретение относится к области запоминающих устройств.

Одно из известных устройств для контроля блоков памяти содержит блок формирования адресов, соединенный с адресными входами проверяемого блока памяти, блок сравнения, соединенный с выходом проверяемого блока памяти и с числовой шиной записи, блок фиксации ошибок, соединенный с блоком сравнения, и блок управления, соединенный с проверяемым блоком памяти управляющими шинами считывания и записи, а также числовой шиной записи (1).

Недостатком этого устройства является то, что оно не обеспечивает комплектование одноразрядных блоков памяти с дефектами для объединения их в полноразрядные блоки памяти с исправлением ошибок.

Из известных устройств наиболее близким по техническому решению к данному изобретению является устройство для контроля блоков памяти, содержащее последовательно соединенные блок сравнения, блок контроля и блок регистрации, один из выходов которого подключен к управляющему входу блока памяти, элемент И, входы которого соединены с выходами блока сравнения и блока памяти, а выход — со входом блока регистрации, блок формирования адресов, один из входов которого подключен к первому выходу блока управления, а выход — к выходу устройства (2).

В этом устройстве контроль и комплектование одноразрядных блоков памяти с дефектами в полноразрядное запоминающее устройство с исправлением ошибок производится при условии, что по каждому адресу полноразрядного запоминающего устройства должно быть не более 1 ошибки. В этом устройстве блок памяти состоит из двух блоков. При этом информация о дефектах проверяемого блока памяти хранится в первом блоке памяти, а информация о дефектах уже подобранных блоков памяти для данного комплекта хранится во втором блоке памяти. В случае отсутствия ошибки в проверяемом блоке памяти по какому-либо адресу записывается по этому адресу в первый блок памяти «О», а при возникновении ошибки по этому адресу — соответственно записывается «1». Одновременно по тому же адресу считывается информация из

656109

5О

55 второго блока памяти и поступает на вход элемента И, на второй вход которого подается сигнал с проверяемого блока памяти.

Если при этом имеется ошибка по какомулибо адресу в проверяемом блоке памяти и в одном из проверенных и подобранных ранее блоков памяти, то возбуждается блок регистрации, и проверяемый одноразрядный блок памяти считается «негодным» для данного комплекта. Если же проверяемый блок памяти «годен», то при повторном переборе адресов происходит считывание информации из первого блока памяти и запись этой информации во второй блок памяти только по тем адресам, по которым в проверяемом блоке памяти была ошибка.

Таким образом, недостатком этого устройства является необходимость хранения информации об ошибках проверяемого блока памяти и информации об ошибках подобранных блоков памяти для данного полноразрядного комплекта в двух дополнительных блоках памяти, что приводит к усложнению устройства и снижает его надежность.

Целью настоящего изобретения является упрощение устройства для контроля блоков памяти и повышение его надежности.

Поставленная цель достигается тем, что устройство содержит группы элементов И и элементы ИЛИ, выходы которых подключены к адресным входам блока памяти, входыэлементов И первой группы соединены с выходами блока сравнения и блока формирования адресов и вторым выходом блока управления, входы элементов И второй группы подключены к выходу блока формирования адресов и третьему выходу блока управления, выходы элементов И обеих групп соединены со входами элементов ИЛИ, другой выход блока регистрации соединен со входом блока управления и другим входом блока формирования адресов.

Блок-схема устройства представлена на чертеже.

Устройство для контроля блоков памяти содержит блок управления 1, блок сравнения 2,. соединенный с проверяемым блоком памяти 3, блок формирования адресов 4, блок контроля 5, блок регистрации 6, блок памяти 7, логический элемент И 8, две группы элементов И 9 и 10 соответственно, элементы ИЛИ 11.

Один из входов блока 4 соединен с первым выходом блока 1. Выходы элементов

ИЛИ 11 подключены к адресным входам блока 7, входы элементов И первой группы 9 соединены с выходами блока сравнения 2 и блока 4 и вторым выходом блока 1. Входы элементов И второй групйы 10 подключены к выходу блока 4 и третьему выходу блока 1. Выходы элементов И 9 и 10 соединены со входами элементов ИЛИ 11. Один из выходов блока 6 подключен к управляюще5

3О му входу блока 7, другой выход — к входу блока 1 и входам блока 4.

Принцип работы устройства заключается в следующем.

Перед началом контроля и комплектования проверяемых блоков памяти предварительно записывается «О» в блок памяти 7 по всем адресам, после чего блок формирования адресов 4 устанавливается в «О» (цепи предварительного обнуления на чертеже не показаны) .

При пуске устройства блок формирования адресов 4 вырабатывает- сигналы, обеспечивающие перебор всех адресов проверяемого блока памяти 3 и блока памяти 7.

При первом переборе адресов блок управления 1 формирует сигнал, отпирающий элементы И 10, так что адресные входы проверяемого блока 3 и блока памяти 7 оказываются включенными параллельно. При этом блок управления формирует на числовых шинах записи импульсы числа, соответствующие записи «1» и «О» по каждому адресу проверяемого блока памяти 3, а на управляющих шинах записи — считывания— соответствующие импульсы записи и считывания.

При обнаружении ошибки (дефекта) в проверяемом блоке памяти 3 по какому-либо адресу с блока сравнения 2 сигнал поступает на блок контроля 5, который вырабатывает сигнал, возбуждающий блок регистрации 6, если число ошибок превышает некоторое заданное число. При этом проверяемый блок памяти считается «негодным» и бракуется.

Если же число ошибок было меньше заданного, то на вход блока памяти 7 поступает сигнал с блока регистрации 6, приводящий к считыванию информации из блока памяти 7 по тому же адресу.

Считанный сигнал из блока памяти 7 поступает на вход элемента И 8, на другой вход которого поступает сигнал с блока сравнения 2. При наличии ошибки в проверяемом блоке памяти 3 и считывании «I» из блока памяти 7 (что соответствует наличию дефекта по данному адресу в одном из подобранных ранее блоков памяти для данного полноразрядного комплекта блоков памяти) элемент И . 8 вырабатывает сигнал, возбуждающий блок регистрации 6, а проверяемый блок памяти 3 считается «негодным» для данного комплекта полноразрядных блоков памяти и откладывается в массив одноразрядных блоков памяти, которые будут участвовать в комплектовании следующих полноразрядных блоков памяти.

Если проверяемый блок памяти 3 оказывается «годным» для данного комплекта полноразрядного запоминающего устройства, то блок регистрации 6 формирует сигнал, который возбуждает блок формирования адресов 4 и блок управления 1, который вы656109

Формула изобретения

Составитель В. Рудаков

Техред О. Луговая Корректор E. аннинская

Тираж 680 Подписное

Редактор Э. Губницкая

Заказ 1535/42

ЫНИИПИ Государственного комитета СССР по делам изобретений и открыл ий! 13035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП «Патент», - г. Ужгород, ул. Проектная, 4 рабатывает сигнал, приводящий к запиранию элементов И 10 и открыванию элементов И 9. Через группу элементов И 9 и элемент ИЛИ 11 на адресные входы блока памяти 7 код адреса с блока формирования адресов 4 попадает только в том случае, если блок сравнения 2 зафиксирует ошибку (дефектный запоминающий элемент) в проверяемом блоке памяти 3. Одновременно с блока регистрации 6 поступает сигнал, приводящий к записи «1» по этому адресу в блок памяти 7.

Описанное устройство для контроля блоков памяти позволяет значительно упростить устройство за счет исключения дорогостоящего оборудования.

Устройство для контроля блоков памяти, содержащее последовательно соединенные блок сравнения, блок контроля и блок регистрации, один из.выходов которого подключен к управляющему входу блока памяти, элемент И, входы которого соединены с выходами блока сравнения и блока памяти, а выход — со входом блока регистрации, блок формирования адресов, один из входов которого подключен к первому выходу блока управления, а выход — к выходу устройства, отличающееся тем, что, с целью упрощения и повышения надежности устройства, оно содержит группь! элементов И и элементы

ИЛИ, выходы которых подключены к адресным входам блока памяти, входы элементов

И первой группы соединены с выходами блока сравнения и блока формирования адресов и вторым выходом блока управления, входы элементов И второй группы подключены к выходу блока формирования адресов и третьему выходу блока управления, выхо15 ды элементов И обеих групп соединены со входами элементов ИЛИ, другой выход блока регистрации соединен со входом блока управления и другим входом блока формирования адресов.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 341687, кл. G 11 С 29/00, 1971.

2. Заявка № 2345189/24,кл. G 11 С 29/00, 1976, по которой принято положительное

25 решение о выдаче авторского свидетельства.