Устройство для определения центров последовательных временных меток

Устройство для определения центров последовательных временных меток

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е («657402

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДИТВЛЬСТВУ

Союз Соаетскмх

Соцмалмстмческмх

Республик (6l) Дополнительное к авт. свил-ву (22} Заавлеио 01.08.76 (21} 2388228/18-21 с присоединением заявки №вЂ” (23) Приоритет

Опубликовано15.04.79.Бюллетень №14

Дата опубликования описания18.04.79 (5)} М. Кл., 604 Г 10/04

Гесударатавннвй наютет

СССР аа делам нэабретеннй н аткрытнй (53) УДК 621.317. .761 (088.8) (72) Автор изобретения

В. М.Тафель (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ HEHTPOB

ПОСЛЕДОВАТЕЛЬНЫХ ВРЕМЕННЫХ МЕТОК

l ° 2

Изобретение относится к измеритель- некоторое постоянное время относительной технике и предназначено для опре- но середины входного импульса) (2). деления центров последовательных вре- .Однако это устройство позволяет менных меток при цикличесКих процес- получить достоверную информацию о сах. центре вхоцного сигнала только симИзвестно устройство для определения у метричной формы. При нарушении симметцентров последовательных временных ме- рви.точность информации о центре уменьток, содержащее дифференцирующую цепь, шается пропорционально возрастанию триггеры и интеграторы 1). осимметрии, поскольку при этом смещаез

Опнако это устройство обладает не- ся центр тяжести импульса, являющийся достаточной точностью и момехозашишен- тВ достоверным носителем информации, сленостью. довательно этсму устройству свойственна методическая погрешность. Кроме того, Известно также устройство дпя опре- это устройство имеет низкую помеходеления центров последовательных времен- защищенность, поскольку на входе произных меток, содержащее два дифференциа- тз водится дифференцирование сигнала, при тора, два триггера и два интегратора, котором возможны ложные срабатывания при этом начальные выходные уровни устройства. и направление интегрирования интеграто- Бель изобретения — повышение точров противоположны. В момент совпаае- ности и помехозащишенности. ния выходных уровней обоих интеграто- Это достигается тем, что в устройров устройство генерирует импуль<..ный ство для определения центров последосигнал, соответствующий середин» вход- вательных временных меток, содержаного импульса (точнее, задержанный на щее входной компаратор и интегратор, 657402 входы которых соединены с входами устройства, триггер у, первый вход которого соединен с первым выхо: домвход ного компаратора, триггер задержки и три выход ных компаратора, первые вхо- 9 ды которых соединены с выходом интегратора, допопнитепьно введены тактовый генератор, входы которого соединены с выходами обоих триггеров, регистр сдвига, вкпюченный между триггером 10 управления и триггером задержки, второй вход которого подключен к выходу тактового генератора и второму входу триггера задержки, а также три элемента И, распределитель, депитепь напряжения и три элемента памяти, первые входы которых соединены с выходом депитепя на. пряжения, вторые входы — с выходом первого зпемента И и входом распределителя, а выходы - с вторыМи входами соответствуюших выходных компараторов, третьи входы которых связаны с выходами распредепитепя, при этом первый вход первого элемента И связан с первым выходом триггера задержки, а второй вход - с входом последнего, первый вход второго зпемента И вЂ” со входом регистра сдвига, второй вход — с вторым выходом триггера задрежки, а выход второго элемента И вЂ” c вторым входом инЗО тегратора, своим выходом связанного с входом депителя напряжения, входы же третьего элемента И соединены с выходом тактового генератора и вторым выходом входного компаратора, а выход третьего зпемента И вЂ” с вторым входом триггера управпения.

На фиг. 1 представпена функционапьная схема предпагаемого устройства дпя опредепения центров поспедоватепьньгх

40 временных меток, на фиг. 2 — временные диаграммы, поясняющие работу данного устройства.

Это устройство содержит входной компаратор 1 и интегратор 2, входы ко45 торых соединены со входами устройства, триггер управления 3, первый вход которого соединен с первым выходом входного хомпаратора 1, триггер задержки 4 и три выходных компаратора 5, 6. и 7„а

М первые входы которых соединены с выходом интегратора 2. Кроме того, устройство содержит тактовый генератор 8, его входы соединены с выходами обоих

N триггеров управпения 3 и 4,,регистр сдвига 9, включенный- между триггером управпения 3 и триггером задержки 4, второй вход которого подкпючен к выходу тактового генератора 8 и второму входу триггера задержки 4, а также три эпемента И 10, l ) и 12, распреде% итель 13, делитель напряжения 14 и три зпемента памяти 15, 16 и 17, первые входы которых соединены с выходом депитепя напряжения 14, вторые входы — с выходом первого эпемента И 10 и входом распределитепя 13, а выходы — со вторыми входами соответствующих выходных компараторов 5, 6 и 7, третьи входы

МЬторьгх связаны с выходами распредепитепя 13. Первый вход первого элемента И 10 связан с первым выходом триггера задержки 4, а второй вход— с входом триггера задержки 4. Первый вход второго эпемента И 11 соединен с входом регистра сдвига 9, второй вход — со вторым выходом триггера задержки 4, а выход второго элемента. И

11 — co вторым входом интегратора 2, своим выходом связанного с входом депитепя напряжения 14. Входы третьего зпемента И 12 соединены с выходом тактового генератора 8 и вторым выходом входного компаратора 1, а выход третьего элемента И вЂ” со вторым входом триггера управпения 3.

Данное устройство работает спецуюшим образом.

Из входных меток (фиг. 2,а) компаратор 1 на уровне отсечки (Uo ) формируются бинарные сигна пы (фиг. 2, б) .

В исходном состоянии при отсутствии меток единичный сигнап с инверсного выхода компаратора 1 разрешает прохождение через элемент И 12 сигналов тактового генератора 8 (фиг. 2, в), устанавпиваюших в нулевое состояние триггер управления 3. Единичный сигнап с инверсного выхода триггера управления

3 удерживает в нупевом состоянии регистр сдвига 9, при этом триггер задержки 4 тактирующими сигнапами (фиг.2, в) так-ь тового генератора 8 устанавливается в единичное состояние. С выхода эпемента И 11 на вход обнуления интегратора 2 поступает единичный сигнал (фиг. 2, ж), удерживающий интегратор 2 в нупевом состоянии. На выходе эпемента И 10 присутствует нулевой сигнал (фиг. 2, з), бпагодаря чему элементы памяти 15, 16 и 17 находятся в режиме хранения опорных уровней. Выходные компараторы 5, 6 и 7 закрыты нулевым уровнем, поступающим с выхода инте г затора 2 (фиг. 2, н).

657402

При появлении на входе устройства сигнала, превышающего урсвень О, „ срабатывает компаратор 1, при этом триггер управления 3 переводится в единичное состояние. Поскольку с прямого выхода триггера задержки 4 на вход разрешения синхронизации: тактового генератора 8 поступает единичный потенциал (фиг. 2,e ), то тактовый генератор 8 синхронизируется положительным фрон- 1О том сигнала (фиг. 2, г) с выхода триггера управленя 3. С входа обнуления регистра сдвига 9 исчезает единичный сигнал, и единичный уровень, присутствующий на свободном информационном 15 входе регистра сдвига 9, под действием тактируюших сигнапов тактового генератора 8 начинает сдвигаться к выходу регистра сдвига 9. Одновременно сигналы тактового генератора 8 поступают яа вкод эпемента И 12.

Если сигнал на входе устройства ложный, то его длительность заведомо меньше периода (ТГ ) сигналов тактового генератора 8. B этом спучае первый сигнал синхронизированного тактового генератора

8, поступающий через время Тг, проходит через эпемент И 12 и возвращает триггер управления 3 и все устройство.в исходное состояние..

И

Если сигнал метки истинный, то его длительность по условию превышает П Т Г, где и — разрядность регистра сдвига 9.

В этом случае через Vt тактов на инверсном выходе регистра сдвига 9 появляется нулевой сигнал (фиг. 2, д), который на (И + 1)-ом такте переписывается в

Ф триггер задержки 4 (в диаграммах на фиг. 2 р =2). Первый тактовый сигнал, пришедший после исчезновения метки (1 -ый такт), при помощи элемента И 12 возвржпает в исходное нулевое состояние триггер управления 3, спедоватепьно,регистр сдвига 9. Следующий { +1)-ый

45 тактовый сигнал переводит в исходное состояние триггер задержки 4. Сигнап обнуления интегратора 2 отсутствует от момента появления входной метки

Ф (1+1)-го такта. В это время происходит

56 интегрирование входной метки и опредепение ее центра тяжести. Запись половины интетрала напряжения входной метки производится в выбранный распредепитепем 1 3 элемент памяти 15, 16 ипи 1 7

55 на интервале между -ым и (+1)-ым тактами. Поскольку процесс определения центров меток циклический, то в данном устройстве половины интегралов напряжений для каждой метки, записанные в элементы памяти 15, 16 HttH 17 в каждом цикле, служат опорными напряжениями для выходных компараторов 5, 6 ипи 7 в следующем цикпе. В зоне появления какой-либо метки срабатывает ° только один выходной компаратор 5, 6 ипи 7, выбранный распределителем 13 по входу идентификации (совместно с соответствующим элементом памяти). Сигналы (фиг, 2, к), появляющиеся на выходах выход ных компараторов 5, 6 или 7, являются выходными сигналами устройства

На (1+ 1)- ом такте происходит изменение состояния распределителя 13, после чего устройство готово.; к обработке спедующей метки.

Величина Т . выбирается заведомо большей возможного времени дребезга входного компаратора 1 на фронтах меток, что обеспечивает бессбойную работу устройства и практическую нечувствительность к помехам.

Выходные метки разнесены не только во времени, но и в пространстве, что создает дополнительные преимушества при дайпьнейшей обработке.

В случае необходимости выходные метки могут быть совмещены в пространстве путем объединения по схеме ИЛИ.

В данном устройстве рассмотрен случай, когда копичество Меток в цикле

s равно трем, поэтому и количество элементов памяти и выходных компараторов равно трем. В общем случае количество эпементов памяти и выходных хомпараторов равно количеству меток в цикле.

В данном устройстве при условии идентичности меток от цикла к циклу отсутствует методическая погрешность определения центров тяжести меток.над уровнем отсечки независимо от их формы. формула изобретени я

Устройство для определения центров последовательных временных меток, содержащее входной компаратор и интегратор, входы которых соединены со входами устройства, триггер управления, первый вход которого соединен с первым выходом входного компаратора, триггер задержки и три выходных компаратора, первые входы которых соединены с выходом интегратора, о т и и ч а ю щ е ес я тем, что, с цепью повышения точности и помехозащишенности, в него дополнительно введены тактовый ге оператор, вхь6! >7 402

«7

Риг 2 цнИИПИ Заказ 1793/46 Тираж 501 Подписное

Филиал ППП "Патент, г. Ужгород, ул. Проектная, 4 пы которого соединены с выходами обоих триггеров, регистр сдвига, включенный между триггером управления и триггером задержки, второй вход которого подключен к выходу тактового генератора и второму входу триггера задержки, а также три элемента И, распределитель, делитель напряжения и три элемента памяти, первые входы которых соединены с выходом делителя напряжения, вторые входы — с выходом первого элемента И и входом респределителя, а выходы — с вторыми входами соответствующих выходных компараторов, третьи входы которых связаны с выходами распределителя, при этом первый вход первого элемента И связан с первым выходом триггера задержки, а второй вход — со входом посВкпд лепного, первый вхс>д вторсг» элолн.нтя1! со входом регистра сдвига, втор и вх»дс вторым выходом триггера задержки, а выход второго элемента 11 — с вторым

5 входом интегратора, своим выходом связанного с входом делителя напряжения, входы же третьего элемента И соединены с выходом тактового генератора и вторым выходом входного компаратора, а

10 выход третьего элемента И, — с вторым входом триггера управления.

Источники информации, принятые во внимание при экспертизе

1. Патент Франции М 1369495, кл. 6 04 1, 1970.

2. Патент Японии N 48-31266, кл. 01, 1973.