Устройство для возведения в квадрат чисел,представленных в унитарном коде

Устройство для возведения в квадрат чисел,представленных в унитарном коде

Иллюстрации

Показать все

Реферат

 

(ц66ОО45

ОПИСАН И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Сава Советских

Социалистических

Ресдублик

t, г (61) Дополнительное к авт. свид-ву (22) Заявлено 23.03.76 (21) 2337582/18-24 с присоединением заявки № (51) М. К .

G 06F 7/38 ло делам изобретений (43) Опубликовано 30.04.79. Бюллетень № 16 (53) УДК 681.325 (088.8) и открытий (45) Дата опубликования описания 30.04.79 (72) Авторы изобретения

В. Э. Петров и Е. Ф. Тощева (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ ЧИСЕЛ, ПРЕДСТАВЛЕННЫХ В УНИТАРНОМ КОДЕ

Государственный комитет (23) Приоритет

Изобретение относится к области вычислительной техники и может найти широкое применение в специализированных вычислительных устройствах дискретного действия и электроизмерительных приборах.

Известно устройство для возведения в квадрат числа, представленного в унитарном коде, содержащее два сумматора, два счетчика, элементы И и триггер (1).

Недостатком его являются сравнительно большие затраты оборудования на реализацию устройства.

Наиболее близким к изобретению является устройство для возведения в квадрат чисел, представленных в унитарном коде, содержащее сумматор, счетчик, группу элементов И, элемент ИЛИ, элемент задержки и дискриминатор четности, состоящий из триггера, прямой выход которого через первый и второй элементы И связан с первым и вторым выходами дискриминатора четности, а инверсный выход через третий и четвертый элементы И вЂ” с третьим и четвертым выходами дискриминатора четности, причем другие входы первого и третьего элементов И соединены с первым входом дискриминатора четности, а другие входы второго и четвертого элементов И— со вторым входом дискриминатора четности, выходы первого и третьего элементов

И соединены соответственно со входами установки триггера дискриминатора четности в единичное и нулевое состояние, первый выход дискриминатора четности соединен со счетным входом счетчика, третий и четвертый выходы дискриминатора четности соединены с входами элемента ИЛИ, второй вход дискриминатора четности через элемент задержки связан с управляющим

10 входом сумматора и с управляющим входом устроиства, первые входы группы элементов И соединены с выходом элемента

ИЛИ, вторые входы — с выходами разрядов счетчика, а выходы — со входами раз15 рядов сумматора, начиная с третьего (2).

Недостатком этого устройства является сравнительно низкое быстродействие.

Целью изобретения является повышение быстродействия.

20 Поставленная цель достигается тем, что в устройство введены делитель частоты, состоящий из счетного триггера и элемента

И, вторая группа элементов И, второй элемент задержки, второй элемент ИЛИ, пя25 тый и шестой элементы И, причем вход устройства подключен ко входу делителя частоты, который соединен со счетным входом счетного триггера и первым входом элемента И делителя частоты, второй вход

30 элемента И делителя частоты подключен

660045

3 (, nt 2 1()г - .— 1 —; — 4 2 —,— ni

) (3) 147

Г ИЕ 2 1+ 4 2 — +иг, 1+4 2 +и1-,-1

Е!

z (5) га п

2 .) Тогда

При вышеприведенных вычислениях (5), обеспечиваемых при четном п счетным триггером 19, который находится в нулевом состоянии, закрывающем элемент И (2) 65 13, в сумматоре фиксируется значение т. е. n =. 42, для и. нечетных ag — — 1, т, е. и . 1+ 4и, + 4n,, к прямому выходу счетного триггера, а выход к выходу делителя частоты, который соединен с первым входом дискримиЕга тор а Естности, прямой выход счетного триггера нодключс1 также к первом входу пятого э.tc:ясtITB И ll к выход 1 срвОГО

p3;tpktil,а,,cтрОйсTHit, второй элемента И через второй элемент задержки подключен к выходу первого элемента задсржк11, а выход — к первому входу ше- 10 стОГО элементеl И и к первым входам элементов И второй группы, второй вход шестог0 элемента И соединен с прямым выходом триггера дискриминатора четности, а выход — через второй элемент ИЛИ сов- 15 местно со вторым выходом дискриминатора Ест ности соединен со входом первого разряда сумматора, выходы разрядоз счетчика сосд11иены с вторыми входами элемсе)гов И второй группы, выходы которых 20 соединены OО входами разрядов суMv,àòoðà, начиняя со второго, выход второго разряда устройства подключен к шине логического нуля, выходы разрядов сумматора являются вы. Одами разрядов устройства, начи- 25 ная с третьего.

Ъ стройсте1о, представленное ki3 чертеже, содсржиг счетчик 1, группу 2 элементов И, сумматор 3, дискриминатор 4 четности, триггер О, элементы ! б, 7, 8, 9, элемент 30

ИЛИ 10, элемент 11 задержки, управляю1l Hé вход 12 устройства, элементы И 13 и

14, элемент ИЛИ 15, элемент 1б задержки, группу 17 элементов И, делитель 18 частоты, содержащий счетный триггер 19 и элемент И 20, вход 21 устройства.

Устройство работает следующим образом. Бозвод11мос в квадрат число импульсов поступает на вход 21 устройства.

Зту 1)ослсдовательность )1. импу lbcoB 4p мо>кеЕО представить в впдс и: a,2 + а,2 + ... + а„2", где a; — — член последовательности, .принимающий значение ноль или еди- 45 ница при 2=0, 1, 2, ... n. ! l0C;, C )2C ICHIIkI входной IIOCJICgIOBBTCJIhHOсти на делителе частоты 18 на его выходе образуется последовательность импульсов, раВЕ!ая 5() и=а, +2n,.

Р озвсдсм обе части равенства в квадрат: и -- (а, + 2 г,) —. а, + 4а,п, + 4n,.

Для ичетны,х ао — — О, 4

Если подать )г на вход устройства, в сумматоре зафиксируется: для и нечетных и )t »cttttn импульсов; !

2: — 1 —; 4 1 + 2 —,)21 (4) для )2 нечетных и и, нсчетных.

Учитывая выражения (1), (3), (4) работу устройства можно представить в виде зависимости для п четных для и нечетных, и, четных для п нечетных, п, четных

Перед началом работы все элементы, обладающие памятью, сбрасываются в нулевое состоянис.

После деления на два, осуществляемое в делителе 18 частоты, последовательность и импульсов поступает на вход дискриминатора 4 четности. который выделяет на элементах И 7 и ИЛИ 10 нечетные импульсы, поступающие на управляющий вход группы 2 элементов И, Ето осуществляет перснос кода счетчика 1 в сумматор 3, а четные импульсы, формируемые в дискриминаторе

4 па элементе И G, поступают па вход счет)низ 1. После прохождения последовательности импульсов выделяется сигнал конца последовательности, который удваивает число в сумматоре 3 и, если последовательность п, четная, т. е. триггер 5 находится в состоянии «единица», прибавляет к содержимому сумматора 3 значение счетчика

1 путем записи его через группу 17 элементов И импульсом конца последовательности, проходящим по цепи первого и второго элементов 11 и 16 задержки и элемента

И 13, открытого триггером 19.

Если же последовательность и, импульсов нечетная, то импульс конца последовательности пройдя по цепи элементов 11 задержки, И 9, ИЛИ 15 поступит на вход первого разряда сумматора и прибавит единицу к его содержимому.

Таким образом, в сумматоре фиксируется код числа п, а в счетчике код числа иŠ— 1 — или

2 * 2

660045 и =4П, так как суммирование значения содержимого счетчика производится со сдвигом на три разряда влево.

Если последовательность и нечетная, а и, — четная, то элемент И 13 открыт, и сумматор 3 фиксирует значение, определяемое зависимостью (5)

1+ 4 2 — +п

При нечетных последовательностях и и и< дополнительно открыт элемент И 14 и импульс конца последовательности, пройдя элемент ИЛИ 20, прибавляется к содержимому сумматора: 15

1+4 1+2 +п

При возведении любого числа в квадрат, второй его разряд всегда содержит ноль, 20 так как

А =- (а,2 + а,2 + ... + а„2") где а,= 0 или 1 при i= О, 1, 2, ... n.

Раскрывая скобки и собирая члены при 25

2, получим а,а,2 + а,а,2 = 1,1,2 .

Исходя из изложенного, выход второго разряда устройства подключен к шине ло- 30 гического нуля, а первый разряд устройства соединен с выходом триггера четности делителя частоты, Введение делителя частоты, элементов И, ИЛИ с их связями, позволило уменьшить 35 частоту поступления импульсов на счетчик

1, исключить при этом один разряд счетчика 1 и уменьшить разрядность сумматора за счет замены его первых разрядов значением триггера четности и логического 40 нуля, что позволило повысить общее быстродействие устройства и расширить диапазон воспроизводимой им функции.

Формула изобретения

Устройство для возведения в квадрат чисел, представленных в унитарном коде, содержащее сумматор, счетчик, группу элементов И, элемент ИЛИ, элемент задержки и дискриминатор четности, состоящий 50 из триггера, прямой выход которого через первый и второй элементы И связан с первым и вторым выходами дискриминатора четности, а инверсный выход через третий и четвертый элементы И вЂ” с третьим и 55 четвертым выходами дискриминатора четности, причем другие входы первого и третьего элементов И соединены с первым входом дискриминатора четности, а другие входы второго и четвертого элементов 60

И вЂ” со вторым входом дискриминатора чстности, выходы первого и третьего элементов И соединены соответственно со входами установки триггера дискриминатора четности в единичное и нулевое состояние, первый выход дискриминатора четности соединен со счетным входом счетчика, третий и четвертый выходы дискриминатора четности соединены с входами элемента

ИЛИ, второй вход дискриминатора четности через элемент задержки связан с управляющим входом cñììàòoðà и с управляющим входом устройства, первые входы группы элементов И соединены с выходом элемента ИЛИ, вторые входы — с выходами разрядов счетчика, а выходы — со входами разрядов сумматора, начиная с третьего, отл и ч а ю ще ес я тем, что, с целью увеличения быстродействия, в устройство введены делитель частоты, состоящий из с:.стного триггера и элемента И, вторая группа элементов И, второй элемент задержки, второй элемент ИЛИ, пятый и шестой элементы И, причем вход устройства подключен ко входу делителя частоты, который соединен со счетным входом счетного триггера и первым входом элемента И делителя частоты, второй вход элемента И делителя частоты подключен к прямому выходу счетного триггера, а выход — к выходу делителя частоты, который соединен с первым входом дискриминатора четности, прямой выход счстного триггера подключен также к первому входу пятого элемента И и к выходу первого разряда устройства, второй вход пятого элемента И через второй элемент задержки подключен к выходу первого элемента задержки, а выход— к первому входу шестого элемента И и к первым входам элементов И второй группы, второй вход шестого элемента И соединен с прямым выходом триггера дискриминатора четности, а выход — через второй элемент ИЛИ совместно со вторым выходом дискриминатора четности соединен со входом первого разряда сумматора, выходы разрядов счетчика соединены с вторыми входами элементов И второй группы, выходы которых соединены со входами разрядов сумматора, начиная со второго, выход второго разряда устройства подключен к шине логического нуля, выходы разрядов сумматора являются выходами разрядов устройства, начиная с третьего.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

¹ 475619, кл. G 06F 7/38, 1973.

2. Авторское свидетельство СССР

¹ 397907, кл. G 06F 7/38, 1971.

660046

Составитель В. Березкин

Корректоры; Л. Брахнина и А. Галахова

Техред Н. Строганова

Редактор Б. Герцен

Типография, пр. Сапунова, 2

Заказ 568/1 Изд. № 265 Тираж 779 Подписное

НПО Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4, 5