Преобразователь напряжение-код

Преобразователь напряжение-код

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИВ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Реслублик

<») 661784 (61) Дополнительное к авт. свид-ву— (51) М. Кл.

Н 03 К 13/17 (22) Заявлено 29.12.77 (21) 2561084/18-21 с присоединением заявки М- —

Государственный квинтет

СССР па делам нзооретеннй н аткрытнй

1 (23) Приоритет— (53) УДК681. .325 (088.8) Опубликовано 05.05.79. Бюллетень № 17

Дата опублиКования описания 15.05.79 (72) Авторы изобретения

В. А. Берсенев и В. М. Иванов (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ НАПРЯЖЕНИЕ-КОД

Изобретение относится к области вычислительной измерительной техники и может быть использовано в электронных устройствах различного назначения для цифрового кодирования аналоговых сигналов.

Известен преобразователь напряжениекод, содержащий последовательную цепь пороговых элементов (компараторов), число которых равно числу разрядов преобразуемого двоичного кода п, параллельных сумматоров на эталонных резисторах, в которых старшие разряды управляют подачей в последующие каскады соответствующих весовых токов (напряжений), управление осуществляется путем формирования на выходе компараторов эталонных уровней напряжения (1). Однако трудности формирования эталонных уровней с высокой точностью ограничивают возможности построения устройства с числом разрядов более четырех.

Известен также преобразователь напряжения-код, содержащий в каждом разряде компаратор и матрицу весовых переключаемых резисторов (кроме старшего разряда), причем вход устройства подключен к каждому компаратору параллельно, а выходы компараторов подключены через коммутаторы к соответствующим весовым резисторам последующих (ниже старшего) каскадов преобразователя напряжение-код (2).

Однако такой преобразователь имеет or5 раниченные функциональные возможности.

Целью изобретения является расширение функциональных возможностей и повышение быстродействия.

Цель достигается тем, что в преобразо|о ватель напряжение-код, содержащий последовательно соединенные пороговые элементы и матрицы переключаемых резисторов, введены D-триггеры и логические блоки, причем выходы каждого пороговосо элемента соединены со входами логических блоков, |5 выходы которых, кроме выхода логического блока первого разряда, соединены с соответствующими входами матриц переключаемых резисторов, при этом в каждом логическом блоке первый вход первого двухвхо20 дового элемента И подключен к выходу порогового элемента, а первый вход второго двухвходового элемента И подключен к выходу элемента ИЛИ, к входу которого под661784 соединены выходы обоих двухвходовых элементов И, вторые входы которых соединены с прямым и инверсным выходами D-триггера соответству 1ощего каскада устройства, причем D-тр1»теры всех каскадов соединены последовательно друг с другом.

Структурная электрическая схема преобразователя напряжение-код приведена на чертеже.

Предлагаемый преобразователь содер. жит пороговые элементы 1, логические блоки 2 матрицы 3 переключаемых резисторов, D-триггеры 4, шину 5 подачи эталонного напряжения, шину 6 подачи аналогового сигнала, резистор 7, шину 8 подачи тактовых импульсов, шину 9 запускающего импульса, шину 10 напряжения обнуления.

На один вход двухвходового элемента И логического блока 2 каждого каскада поступает сигнал с выхода порогового элемента

1, а на другой вход элемента И вЂ” разрешающий импульс с одного плеча дополнитель10

15 ного D-триггера 4. На один вход второго, 20 двухвходового элемента И поступает сигнал с выхода логического блока 2, а на второй вход второго элемента И вЂ” запрещающий сигнал со второго плеча дополнительного

D-триггера 4. Выходы элементов И объединены на элементе ИЛИ, являющимся цифровым выходом данного разряда устройства.

В момент подачи разрешающего импульса происходит разрыв цепи обратной связи логического блока 2 и перевод ее из режима памяти в режим усиления, т. е. режим пе- З0 редачи выходного уровня порогового элемента 1 данного разряда на последу1ощие каскады устройства. При выключении разрешающего импульса логический блок 2 снова переводится в режим памяти и фиксирует на выходе состояние порогового элемента 1 в этот момент. Аналогично происходит работа логических блоков 2 в последующих каскадах устройства. Для реализации правильного процесса кодировайия, исключающего ошибки, и повышения скорости преобразования (в два — четыре раза) по сравнению с преобразователем напряжение-код поразрядного взвешивания, разрешающие импульсы в последовательных каскадах устройства должны быть смещены относительно друг друга на величину Ь t = — (где тц — так- 45

1 товый период синхроимпульсов). Для формирования разрешающих импульсов в каждом каскаде устройства используются дополнительные D-триггеры 4, соединенные последовательно, обеспечивающие сдвиг импульсов между разрядами на половину периода тактовых импульсов.

Преобразователь напряжение-код начинает работать с момента подачи запускающего импульса на шину 9. Для перехода преобразователя в несинхронный режим входы всех D-триггеров 4 обнуляются путем подачи уровня логической «1» на вход шины

10, и логические блоки 2 переводятся в режим усиления.

Использование новых элементов — логических блоков и D-триггеров позволяет.применять преобразователь как в несинхронном (следящем), так и в синхронном режимах работы, причем в последнем случае преобразователь одновременно выполняет функции амплитудного кодирования и временного квантования с улучшенными по сравнению с несинхронным режимом временными характеристиками за счет тактирования работы каскадов.

Формула изобретения

Преобразователь напряжение-код, содержащий последовательно соединенные пороговые элементы и матрицы переключаемых резисторов в каждом каскаде устройства, кроме старшего разряда, входы пороговых элементов через резисторы соединены с шиной подачи аналогового сигнала, отлинаюшийся тем, что, с целью расширения функциональных возможностей и повышения быстродействия, введены D-триггеры и логические блоки, причем выходы каждого порогового элемента соединены со входами логических блоков, выходы которых, кроме выхода логического блока первого разряда, соединены с соответствующими входами матриц переключаемых резисторов, при этом в каждом логическом блоке первый вход первого двухвходового элемента И подключен к выходу порогового элемента, а первый вход второго двухвходового элемента И подключен к выходу элемента ИЛИ, к входу которого подсоединены выходы обоих двухвходовых элементов И, вторые входы которых соединены с прямым и инверсным выходами D-триггера соответствующего каскада устройства, причем D-триггеры всех каскадов соединены последовательно друг с другом.

Источники информации, принятые во внимание при экспертизе

1. Четырехразрядный аналого-цифровой преобразователь, не требующий синхронизации. «Электроника», № 3, 1976, с. 53.

2. Полупроводниковые кодирующие и декодирующие преобразователи напряжения.

Под ред. Смолова В. Б. М., «Энергия», 1967, с. 137.

661784 (я- т) разряа (n-ã) разряд

1раЗряа

fz ра.гряа

Составитель A. Титов

Техред О. Луговая Корректор А, Власенко

Тираж 1059 Подписное

Редактор В. Фельдман

Заказ 2511!64

ЦН И И ПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )К вЂ” 35, Раушская наб., д. 4/5

Филиал П ПП «Патент», г. Ужгород, ул. Проектная, 4