Дискретно-аналоговая линия задержки

Дискретно-аналоговая линия задержки

Иллюстрации

Показать все

Реферат

 

1 1, 665393

ОП ИСАН И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик д — 1 (61) Дополнительное к авт. свид-ву (22) Заявлено 06.12.76 (21) 2427941/18-21 с присоединением заявки № (23) Приоритет (43) Опубликовано 30.05.79. Бюллетень № 20 (45) Дата опубликования описания 30.05.79 (51) М. Кл.

Н 03Н 7/30

Н ОЗК 17/28

Государственный комитет (53) УДК 621.374 (088.8) по делам изобретений и открытий (72) Авторы изобретения

В. Г. Осипенко, А. В. Мулеванов и В. И. Родзин (71) Заявитель Таганрогский радиотехнический институт им. В. Д. Калмыкова (54) ДИСКРЕТНО-АНАЛОГОВАЯ Л И Н ИЯ ЗАДЕР)ККИ

Изобретение относится к области радиотехники и может найти применение для запоминания и задержки мгновенных значений сигнала.

Известная дискретно-аналоговая линия задержки, содержащая запоминающие конденсаторы, ключи и вспомогательные элементы, имеет недостаточное быстродействие (1).

Наиболее близким техническим решением к изобретению является дискретно-аналоговая линия задержки, содержащая блок управления, ключи записи и считывания и запоминающие ячейки, состоящие из ключа и запоминающего конденсатора (2).

Эта линия также недостаточно быстродейственна и имеет ограниченные функциональные возможности, обусловленные относительно большим временем заряда и разряда накопительного конденсатора каждой запоминающей ячейки и отсутствием отводов в линии задержки.

Целью изобретения является повышение быстродействия и расширение функциональных возможностей линии.

Для этого в дискретно-аналоговую линию задержки, содержащую блок управления, ключи записи и считывания и запоминающие ячейки, состоящие из ключа и запоминающего конденсатора, введены блок преобразования, операционные усилители, подключенные между выходами и входами запоминающих звеньев, образованных из двух параллельно включенных четных и нечетных запоминающих ячеек, каждая из которых состоит из ключа записи, сигнальный вход которого является входом ячейки, ключа считывания, выход которого является выходом ячейки, и параллельно соеди10 пенных запоминающего конденсатора и ключа, выход которых подключен к общей шине, а вход — к выходу ключа записи и входу ключа считывания, при этом блок преобразования подключен своим сигналь15 ным входом к источнику сигналов, выходом — к входу первого запоминающего звена, дополнительным входом — к нулевому отводу и управляющими входами — к дополнительным выходам блока управления, а дополнительные выходы всех операционных усилителей — к соответствующим отводам линии задержки, управляющие входы ключей четных и нечетных запоминающих ячеек подсоединены соответственно к третьему и первому выходам блока управления, управляющие входы ключей записи четных и нечетных запоминающих ячеек — соответственно к четвертому и второму выходам блока управления, управля30 ющие входы ключей считывания четных

665393 запоминающих ячеек — к первому и второму выходам блока управления, управляющие входы ключей считывания нечетных запоминающих ячеек — к третьему и четвертому выходам блока управления.

На чертеже приведена схема линии задержки.

Дискретно-аналоговая линия задержки содержит вход 1 для подключения источника сигналов, блок 2 преобразования, операционные усилители 3-1 — З-п, запоминающие звенья 4-1 — 4-п, каждое из которых включает нечетные запоминающие ячейки

5-1 — 5-п и четные запоминающие ячейки

6-1 — 6-п соответственно. Каждая из запоминающих ячеек 5-1 — 5-п и 6-1 — 6-п содержит запоминающий конденсатор 7, ключ 8, ключ 9 записи и ключ 10 считывания. Выход ключа 9 соединен со входом ключа 10 и входом ключа 8, связанным с выходом ключа 8 и общей шиной через конденсатор

7, сигнальный вход ключа 9, управляющий вход ключей 8 и 9 и первый и второй управляющие входы ключа 10, а также выход ключа 10 являются соответственно сигнал ным входом, первым, вторым, третьим и чствсртым управляющими входами и выходами каждой из ячеек 5-1 5-п и 6-1 — 6-п, отводы 11-1 — 11-(п+1) и блок 12 управления.

Вход 1 соединен с сигнальным входом блока 2, управляющие входы которого соединены с первым и вторым выходами блока 12, первый выход — с отводом 11-1, а второй выход — с сигнальными входамн ячеек 5-1 и 6-1, выходы ячеек 5-1 — 5-п объединены соответственно с выходами ячеек

6-1 — 6-п и подключены к входам усилителей 3-1 — З-п, первые выходы которых соединены соответственно с отводами 11-2—

11- (и+ 1) . Вторые выходы усилителей

3-1 — 3-п соединены с сигнальными входами соответственно ячеек 5-2 — 5-п, объединенными с сигнальными входами ячеек 6-2—

6- п.

Третий выход блока 12 соединен с первыми управляющими входами ячеек 5-1—

5-и и четвертыми управляющими входами ячеек 6-1 — 6-и; четвертый выход блока 12 соединен с вторыми управляющими входами ячеек 5-1 — 5-п и третьими управляющими входами ячеек 6-1 — 6-п; пятый выход блока 12 соединен с третьими управляющими входами ячеек 5-1 — 5-п и первыми управляющими входами ячеек 6-1 — 6-и; шестой выход блока 12 соединен с четвертыми управляющими входами ячеек 5-1 — 5-п и вторыми управляющими входами ячеек

6-1 — 6- п.

- Линия задержки работает следующим образом.

Входной сигнал f(t) через вход 1 и блок

2, в котором он преобразуется в ступенчатую функцию / (КЛ/) = f (t) с шагом ступеньки At, определяемым теоремой отсче5

65 тов Котсл!>нпкова> поступает па сигнальные ьходы яческ 5-1 и 6-1 и на отвод 11-1 линии задержки.

Для примера рассмотрим работу первого запоминающего звена, так как работа всех остальных звеньев аналогична.

В начальный момент to канальный импульс, снимаемый с третьего выхода блока

12, открывает на время М, где At = / М ключ 8 ячейки 5-1 для разряда запоминающего конденсатора 7 и ключ 10 ячейки 6-1 считывания для разряда запоминающего конденсатора 7 ячейки 6-1 через большое сопротивление операционного усилителя

3-1, с выхода которого напряжение поступает непосредственно на сигнальный вход звена 4-2 и па отвод 11-2 линии задержки.

В следующий момент tp+At канальный импульс, снимаемый с четвертого выхода блока 12, открывает на время At ключ 9 ячейки 5-1 для заряда запоминающего конденсатора 7 ячейки 5-1 через его малое сопротивление и малое выходное сопротивление блока 2 преобразования и ключ 10 ячейки 6-1 для продолжения разряда запоминающего конденсатора 7 ячейки 6-1 через большое сопротивление операционного усилителя 3-1.

В момент tq+2At канальный импульс, снимаемый с пятого выхода блока 12, открывает на время At ключ 8 ячейки 6-1 для разряда запоминающего конденсатора

7 ячейки 6-1 через ключ 10 ячейки 5-1 для разряда запоминающего конденсатора 7 ячейки 5-1 через большое сопротивление операционного усилителя 3-1, с выходов которого напряжение поступает непосредственно на сигнальные входы ячеек 5-2 и 6-2 запоминающего звена 4-2 и на отвод 11-2 линии задержки.

В момент времени to+3Ì =4+И+А/ канальный импульс, снимаемый с шестого выхода блока 12 открывает на время At ключ 9 ячейки 6-1 для заряда запоминаюmего конденсатора 7 ячейки 6-1 через малое выходное сопротивление блока 2 и ключ 10 ячейки 5-1 для продолжения разряда запоминающего конденсатора 7 ячейки 5-1, для продолжения разряда запоминающего конденсатора 7 ячейки 5-1 через большое сопротивление операционного усилителя 3-1. В результате этого на отводе

11-2 будет образовано напряжение ((К вЂ” 1) Л() = ф — Л/), представляющее собой ступенчатую функцию, задержанную на интервал At.

В момент врсмени tz+4At процессы повторяются в соответствии с описанным.

Формула изобретения

Дискретно-аналоговая линия задержки, содержащая блок управления, ключи записи и считывания и запоминающие ячейки, состоящие из ключа и запоминающего конденсатора, отличающаяся тем, что, с

665393

5 целью повышения быстродействия и расширения функциональных возможностей, в нее введены блок преобразования, операционные усилители, подключенные между выходами и входами запоминающих звеньев, 5 образованных из двух параллельно включенных четных и нечетных запоминающих ячеек, каждая из которых состоит из ключа записи, сигнальный вход которого является входом ячейки, ключа считывания, 10 выход которого является выходом ячейки, и параллельно соединенных запоминающего конденсатора и ключа, выход которых подключен к общей шине, а вход — к выходу ключа записи и входу ключа считывания, 15 при этом блок преобразования подключен своим сигналом входом к источнику сигналов, выходом — к входу первого запоминающего звена, дополнительным выходом — к нулевому отводу линии задерж- 20 ки и управляющими входами — к дополнительным выходам блока управления, а

6 дополнительные выходы всех операционных усилителей — к соответствующим отводам линии задержки, управляющие входы ключей четных и нечетных запоминающих ячеек подсоединены соответственно к третьему и первому выходам блока управления, управляющие входы ключей записи четных и нечетных запоминающих ячеек — соответственно к четвертому и второму выходам блока управления, управляющие входы ключей считывания четных запоминающих ячеек — к первому и второму выходам блока управления, управляющие входы ключей считывания нечетных запоминающих ячеек — к третьему и четвертому выходам блока управления.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 369693, кл. Н ОЗН 17/28, 1971.

2. Авторское свидетельство СССР № 450315, кл. Н 03Н 7/30, 1974.

665393

Составитель А. Степанов

Редактор А. Купрякова Техред Н. Строганова Корректор Е. Осипова

Заказ 835/4 Изд. № 344 Тира>к 1059 Подписное

НПО Государственного комитета СССР по делам изобретений и открытий

113035, Москва, К-35, Раушская иаб., д. 4/5

Типография, пр. Сапунова, 2