Комбинированная вычислительная система

Комбинированная вычислительная система

Иллюстрации

Показать все

Реферат

 

(i ц 670942

Д И бис,- ф

ИЗОБРЕТЕН Ия

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 01.04.77 (21) 2469166/18-24 с присоединением заявки № (51) М. Кл.

G 06J 1/00,Ф

ГосУдаРственкый комитет (23) Г1риоритет по делам изсбретеиий (43) Опубликовано 30.06.79. Бюллетень № 24 (53) УДК 681.332.6 (088.8) и открытих (45) Дата опубликования описания 30.06.79 (72) Авторы изобретения

В. А. Авдеев и Б. Г. Фрадкин (71) Заявитель Таганрогский радиотехнический институт им. В. Д. Калмыкова (54) КОМБИНИРОВАННАЯ ВЪ|ЧИСЛИТЕЛЬНАЯ СИСТЕМА

Комбинированная вычислительная система относится к вычислительной технике и может быть использована для решения уравнений в частных производных.

Известна комбинированная вычислительная машина, в состав которой входят два арифметических блока, соединенных общим оперативным запоминающим устройством, причем один из блоков выполнен интегрирующим (1).

Недостаток этого устройства заключается в его относительно невысоком быстродействии, вызванном тем, что оба вычислительных блока имеют последовательную структуру.

Наиболее близким техническим решением к изобретению является комбинированная вычислительная система (2), содержащая цифровую вычислительную машину, соединенную информационным выходом с входами регистра признака информации, блока местного управления, счетчика адреса и блока буферной памяти, первый информационный выход которого подключен к входу первого преобразователя кода, информационный выход которого соединен с одним входом блока коммутаторов. Информационный выход блока коммутаторов подключен к входам решающих блоков, ин2 формационные выходы которых подсоединены к входу блока буферной памяти, второй информационныи выход которого через второй преобразователь кода подключен к входу цифровой вычислительной машины, адресным входом соединенной с выходом дешифратора адреса, вход которого подключен к выходу счетчика адреса. Управляющий вход цифровой вычислительной машины соединен с выходом блока местного управления, один управляющий выход которого подключен к другим входам блока коммутаторов, другие управляющие выходы и входы блока местного управле15 ния соединены с соответствующими входами и выходами цифровой вычислительнои машины. Кроме того, система (2) содержит блок управления, управляющий выход и вход которого соединены с соответствующими входами и выходами решающих блоков. Информационный вход решающего блока, кроме первого и последнего, соединен с информационным выходом предыду. щего решающего блока, а информационный выход — с информационным входом последующего решающего блока. Выход регистра признака информации подключен к входу дешифратора признака информации, выход которого соединен с соответст30 вующим входом блока коммутатор в, 67О942

I(недостатку известного устройства следует отнести большие затраты времени на передачу промежуточных результатов между цифровой вычислительной машиной (ЦВМ) и решающими блоками и затраты времени на организацию программного управления работой решающих блоков со стороны LIBM при решении задач математической физики с высокой точностью за счет многократного использования выбора одних и тех же решающих блоков для моделирования сеточной области по частям, что приводит к снижению быстродействия.

Цель изобретения — повышение быстродействия системы.

Указанная цель достигается тем, что система содержит блок памяти, коммутаторы и распределитель, управляющий вход которого подключен к выходу блока управления, управляющие выходы распределителя соединены с входами коммутаторов, информационный вход первого из которых подключен к выходам решающих блоков.

Информационный выход первого коммутатора соединен с входом блока памяти, информационные выходы блока памяти подключены к информационным входам второго коммутатора, информационные выходы которого соединены с входами первого и последнего решающих блоков.

Структурная схема комбинированной вычислительной системы приведена на фиг.1.

На фиг. 2 показан пример решения задачи.

Схема содержит цифровую вычислительную машину (ЦВМ) 1, блок 2 буферной памяти, регистр 3 признака информации, блок 4 местного управления и счетчик 5 адреса. Первый информационный выход блока 2 подключен к входу первого преобразователя 6 кода, соединенного информационным выходом с информационным входом блока 7 коммутаторов, подключенного информационным выходом к входам решающих блоков 8Π— 8 . Управляющий вход и выход решающих блоков соединены с первым выходом и входом блока 9 управления решающими блоками, вторые вход и выход блока 9 — с блоком 4, подключенным управляющим выходом к первому управляемому входу блока 7 и соединенным двусторонней связью с ЦВМ 1. Второй вход блока 7 подключен к выходу дешифратора 10 признака информации, соединенного входом с выходом блока 3. Информационные выходы решающих блоков 8Π— 8„ подключены к вторым входам блока 2, вход которого соединен с выходом дешифратора

11 адреса, подключенного входом к выходу блока 5. Второй информационный выход блока 2 подсоединен к ЦВМ 1 через второй преобразователь 12 кода. Кроме того, информационные выходы решающих блоков 8p — 8 подключены к информационным входам первого коммутатора 13, информационные выходы которого соединены

4 с входами блока 14 памяти, подключенного выходами к входам второго коммутатора 15. Информационные выходы коммутатора 15 соединены с входами первого, последнего решающих блоков. Управляющие входы блоков 13, 15 подключены к выходам распределителя 16, подсоединенного входом к третьему выходу блока 9.

Блок 2 буферной памяти состоит из регистров 170 — 17, осуществляющих ввод (выход) информационных слов из ЦВМ 1 (в ЦВМ) последовательно по словам и параллельно по разрядам и передачу их в решающие блоки 8Π— 8„, параллельно по словам и последовательно по разрядам по сигналам блока 4 местного управления, причем выбор требуемого регистра 17; выполняется с помощью счетчика 5 и дешифратора 11 адреса.

Преобразователь 6 кода содержит блоки

18p — 18 преобразования последовательного кода из прямого в дополнительный.

Краиние решающие блоки 8О и 8„выполнены в виде блоков для задания граничных условий, а каждый решающий блок

8; (i=I, и — 1) содержит совокупность интеграторов, определенным образом закоммутированных друг с другом для нахождения функции в узле сеточной области.

Для организации ввода информационных слов (начальных условий, различных коэффициентов) в интеграторы решающих блоков 8 — 8 предназначен блок 7 коммутаторов, содержащий коммутаторы

19 — 19„ i, каждый из которых по сигналам дешифратора 10 признака информации соединяет выход с входом того интегратора решающего блока, признак которого задан в регистре 3 со стороны ЦВМ 1.

Второй преобразователь 12 кода осуществляет преобразование дополнительного кода в прямой при выводе результатов из решающих блоков 8 — 8„> в ЦВМ 1 через блок 2 буферной памяти. Блок 4 местного управления синхронизирует и управляет работой всех блоков, осуществляющих связь между ЦВМ 1 и решающими блоками 8Π— 8 . В режиме непосредственного решения задачи (моделирование сеточной области) синхронизацию и управление блоками 8Π— 8„обеспечивает блок 9, формирующий сигналы «Пуск» и «Останов». Сигнал «Останов» вырабатывается в блоке 9 либо на основе информации, задающей время работы решающих блоков со стороны блока 9 (например, числом шагов интегрирования, если оно известно), либо на основе информации при достижении заданной точности со стороны решающих блоков.

Первый коммутатор 13 соединяет выходы решающих блоков 8Π— 8 с входами блока 14 памяти по сигналу распределителя 16, 670942

G5

Блок 14 памяти состоит из регистров

20o — 20, предназначенных для приема хранения и выдачи промежуточных результатов моделирования сеточной области с помощью решающих блоков 8Π— 8„.

Второй коммутатор 15 предназначен для соединения по сигналу с распределителя 16 выходов двух рядомстоящих регистров

20; ь 20; блока 14 памяти с входами крайних решающих блоков 8О и 8 соответственно, причем по первому сигналу распределителя коммутируются выходы регистров

20о, 20ь по второму — выходы регистров

20ь 20 и т. д.

Распределитель 16 предусмотрен для управления блоками 13, 15 и формирует по сигналу «Останов», поступающему из блока 9, сигнал чтения результатов решающих блоков, одновременно являющийся сигналом записи граничных условий в блоки 8о и 8„. Длительность управляющего сигнала блока 16 составляет р тактов, где р — количество двоичных разрядов информационного слова блоков 8,— 8„, за исключением первого сигнала, длительность которого составляет 2р тактов.

Работа комбинированной вычислительной системы происходит следующим образом.

Из LIBM 1 последовательно по словам и параллельно по разрядам при помощи счетчика 5 и дешифратора 11 адреса в регистры блока 2 считывается информация, которая затем параллельно по словам и последовательно IIQ разрядам, преобразуясь в дополнительный код на блоках 18, преобразования блока 6, через коммутаторы 19, блока 7 записывается в соответствующие интеграторы решающих блоков 8;, определенные признаком информации, записываемым из ЦВМ 1 в регистр 3 и дешифрируемым блоком 10 в сигнал, управляющий блоком 7. Таким образом в решающие блоки 8I — 8 1 записываются начальные условия и коэффициенты, а в блоки 8o — 8„— граничные условия. При этом уменьшается время записи граничных условий в блоки

8р, 8„задания граничных условий, поскольку не требуется настройки решающих блоков на работу в режим граничного или внутреннего блока. По окончании занесения исходной информации в решающие блоки блок 9 формирует сигнал «Пуск», осуществляется моделирование сеточной области, i-му узлу которой соответствует решающий блок 8;. Значения, полученные

° в блоках 8; ь 8;, являются соответственно граничными условиями для -го участка моделирования (i=1, n). Порядок погрешности решения составляет величину квадрата шага моделирования. Поэтому достижение высокой точности многократным использованием одного и того же набора решающих блоков происходит следующим образом.

6

Последовательно осуществляется моделирование на каждом участке, при этом шаг моделирования уменьшается в п раз и соответственно в п раз возрастает точность решения для центрального n/2 узла участка (см. фиг. 2, 1 — n). Значения в центрах участков моделирования принимаются в качестве граничных условий для новых участков моделирования, на которых последовательно осуществляется решение, и высокая точность достигается для всех узлов сеточной области (см. фиг. 2, и+1, 2n — 1).

В соответствии с описанной последовательностью действий, после первого сигнала «Останов» блока 9 управления распределитель 16 формирует сигнал, в течение первых р тактов которого коммутатор 13 соединяет выходы блоков 8; (i=0, и) с входами регистров блока 14, в которые последовательно по разрядам и одновременно по словам заносятся рез льтаты моделирования сеточной области (фиг. 2, о). Во вторые р тактов первого сигнала распределителя 16 коммутатор 15 соединяет соответствснно выходы регистров 20;, 201 с входами блоков 8о и 8„, в которые заносятся граничные условия для первого участка моделирования. Затем блок 9 выдает сигнал

«Пуск» на входы решающих блоков. После этого следует моделирование на участке сеточной области блоками 8o — 8„(фиг.

2, 1).

По сигналу «Останов» блока 9 управления распределитель 16 формирует сигнал, по которому коммутатор 13 соединен выход блока 8,iz с входом регистра 20О блока 14. Одновременно коммутатор 15 соединяет выходы регистров 20I, 20> с входами блоков 8о, 8„. В регистр 20о заносится значение на левой границе (и+1)-ro участка моделирования, а в блоки 8о и 8„заносятся граничные условия для второго участка моделирования. Затем следует сигнал

«Пуск» из блока 9 управления на входы решающих блоков 8Π— 8Ä » осуществляется моделирование на втором участке (фпг. 2, 2) . Аналогичным образом происходит работа устройства при обходе остальных j-x участков моделирования, если j(n, При и(j(2n — 1 моделирование j-x участков (фиг. 2, и+ 1 — 2и — 1) происходит следующим образом. После (j — 1)-го моделирования по сигналу «Останов» блока 9 управления выходы блоков 8 — 8„ соединяются с входами регистров 17Π— 17„ блока 2 буферной памяти, из которых информация (результаты решснпя) последовательно по словам и параллельно по разрядам через второй преобразователь 12 считывается в ЦВМ 1. Эти действия совмещаются по времени с выработкой распределителем 16 управляющего сигнала, по которому коммутатор 13 закрывается, а коммутатор 15 соединяет выходы регист670942

7 ров 20„„ь 20; с входами блоков 8p — 8, в которые заносятся граничные условия для /-го участка; моделирование на нем осуществляется затем по сигналу «Пуск» блока управления.

Благодаря введенным блокам и связям между ними повысилось быстродействие системы.

Формула изобретения

Комбинированная вычислительная система, содержащая цифровую вычислительную машину, соединенную информационным выходом с входами регистра признака информации, блока местного управления, счетчика адреса и блока буферной памяти, первый информационный выход которого подключен к входу первого преобразователя кода, информационный выход которого соединен с одним входом блока коммутаторов, информационный выход которого подключен к входам решающих блоков, информационные выходы которых подсоединены к входу блока буферной памяти, второй информационный выход которого через второй преобразователь кода подключен к входу цифровой вычислительной машины, адресный вход которой соединен с выходом дешифратора адреса, вход которого подключен к выходу счетчика адреса, управляющий вход цифровой вычислительной машины соединен с выходом блока местного управления, один управляющий выход которого подключен к другим входам блока коммутаторов, другие управляющис выходы и входы блока местного управления соединены с соответствующими входами и выходами цифровой вычислительной машины, и блок управления, управляющий выход и вход которого сое5 динены с соответствующими входами и выходами решающих блоков, информационный вход решающего блока, кроме первого и последнего, соединен с информационным выходом предыдущего решающего блока, а

10 информационный выход — с информационным входом последующего решающего блока, выход регистра признака информации подключен к входу дешифратора признака информации, выход которого соединен с соответствующим входом блока коммутаторов, отличающаяся тем, что, с целью повышения быстродействия системы, она содержит блок памяти, коммутаторы и распределитель, управляющий вход которого подключен к выходу блока управления, управляющие выходы распределителя соединены с входами коммутаторов, информационный вход первого из которых подключен к выходам решающих блоков, информационный выход первого коммутатора соединен с входом блока памяти, информационные выходы которого подключены к информационным входам второго коммутатора, информационные выходы которого соединены с входами первого и последнего решающих блоков.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 155668, кл. Ci 06J 1/02, 1961.

2. Авторское свидетельство СССР № 524490, кл. G 06J 3/00, 1974.

670942 пу/

n+2

0 g z п и

2п-;

Рог. 2

Составитель И. Дубинина

Техред А. Камышникова

Редактор И. Грузова

Корректоры: В, Дод и Л. Брахнина

Заказ 1310/16 Изд. № 388 Тираж 779 Подписное

ЦНИИПИ НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

I

0

I I !

ë n! !

0 7 2

I !

1 и

0 7 Z n-7 и!

I

1 !

1 I I!

072n1п!!

I и

0 7 2 п1 и! ! ! и

Z n-7