Преобразователь кода угла в коды синуса и косинуса

Преобразователь кода угла в коды синуса и косинуса

Иллюстрации

Показать все

Реферат

 

(72) Автор изобретения

Е. Ф. Киселев (73 ) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ КОДА УГЛА В КОДЫ СИНУСА

И КОСИНУСА

Изобретение относится к вычислительнсй технике, в частности к специализированным вычислитетим и предназначенодля преобразования параллельного кода угла в код синуса и код косинуса.

Известны устройства, которые выраба5 тывают код синуса и код косинуса по цараллельному коду угла. Самыми быстродействуюшими из этих устрсйств являются преобразователи (генераторы), выпол1О ненные на постоянных запоминающих устрсйствах (ПЗУ)(11.

Однако при увеличении точности (разрядности) воспроизведения функций увеличивается емкость ПЗУ, что затрудняет фи15 зическую реализацию последних.

Известно также, что для воспроизведения функций наиболее широкое применение получил метод кусочно-линейнсй аппроксимации, так как наряду с простотой он обеспечивает требуемую точность.

Наиболее б»нзким к изобретению является преобразователь кода угла в коды синуса и косинуса, содер>кащий датчик11разрядного кода, выходы младших разрядов которого соединены со входами перВОГО коммутатора кОдОВ, 8 ВыхОды стар» ших разрядов - co входами блока определения знака косинуса, цифровой компаратор, заноминав1пее устройство с й-2-К адресными выходами, счетчик импульсов множительньй блок и генератор импульсов).2 )°, Функционирование известного преобразователя основано иа использовании принципа кусочно-линейной аппроксямапии.

Этот преобразователь может вырабатывать синус или косинус аргумента, представленного параллельным кодом, и работает циклически.

Генератор импульсов (эталонного синусоидального числонмпульсного Када от

0 до 90 ) содержит (n-2) разрядный а счетчик, ПЗУ, имеющее (n -2-К) адресных входов и К выходов, множительное устройство, Образующее с К младшими разрядами счетчика числоимпульсиый преобразователь f множительный блок, один

684554 нз сомножителей которого представлен параллельным кодом, а другой — числоимпульсным), числовые входы которого подключены к выходам ПЗУ, у которого аггресные входы соединены с выходами (o2-к) старших разрядов счетчика °

5 длительность никла преобразования зависит от величины с и находится в пределах отt 2" до t. ° Я" где t - период частоты следования тактовых импульсов источника синхроимпульсов;

r3 — разрядность аргумента.

Так как при преобразовании с выходов одного из коммутаторов кодл, снимается код приведенного аргумента P или, а с выходов другого - Ь или, то в силу с нецифик и пред ставле ни я и нфор мации двоичным кодом приведенный аргумент будет представлен на выходах одного иа . коммутаторов кода с методической погреш-3 ностью, так как

-{y<2az ") где Р - часть аргумента с(., определяеН мая кодом (n. -2) младших разрядов аргумента с .

Это приводит к соответствующим погperuностям определения функций, точность воспроизведения которых в этом устройстве

30 недостаточна еще иа-за того, что вес младшего разряда воспроизводимой функ«П ции 2-(о-3) больше, чем (2й2 радиан) вес младшего разряда датчика аргумента

4 . Поэтому в устройстве повысить точ35 ность воспроизведения функций можно только путем увеличения разряднОсти датчика, что, с свою очередь, приводит к увеличению длительности цикла преобразования.

Недостатками преобразователя является невысокая точность и малое быстродействие., Белью изобретения является повышение точности и быстродействия устройства.

Поставленная цель достигается тем, 45 что в преобразователь кода угла и коды синуса и косинуса введены сумматор и блок синхронизации, выходы к младших разрядов первого коммутатора кодов соединены со входами второго сомножителя множительного блока, остальные выходы первого коммутатора соединены со входами первого кода цифрового компаратора, входы второго кода которого объединены с адресными входами запоминающего уст- 55 ройства и подключены к выходам счетчика импульсов, К + 1 выходов запоминающего устройства соединены со входами первого сомножителя множительного блока и с одними из входов второго коммутатора кодов, другие входы которого соединены с выходами множительного блока, выходы второго коммутатора кодов соединены со входами сумматора, выход цифрового компаратора подключен к управляющему входу второго коммутатора кодов и к одному иа входов блока синхронизации, другие входы которого соединены с выходами генератора импульсов и с выходом одного из старших разрядов датчика и -разрядного кода, один иа выходов блока синхронизации соединен с установочными входами сумматора и счетчика импульсов, второйсо счетными входами.счетчика импульсов и тактовым входом сумматора, третий выход блока синхрониаации соединен с управляющим входом первого коммутатора кодов, а четвертый выход — с входом коррекции множйтельного блока., На чертеже приведена структурная схема, поясняющая сущность предлагаемого изобретения. Схема выполнена для преобразования двенадцатираарядного кода аргумента сА. в одиннадцатиразрядный код

Мгпи и одинадцатираарядный код pose

Преобразователь содержит датчик 1 и — разрядного кода (прямого и инвер ного двенадцатираарядного кода), коммутатор кодов 2, подключенный к выходам десятИ младших разрядов датчика 1, блок

3 определейия знака косинуса, подключенный н выходам двух старших разрядов датчйка 1,,цифровой компаратор 4, запоминающее устройство 5, имеющее пять адресных Йходов и шесть выходов, счетчик 6 ° импульсов, множительный блок 7, коммутатор кодов 8, генератор импульсов

9, блок синхронизации 10, сумматор 11 (накапливающий десятиразрядный), входы которого подключены через коммутатор кодов ф к выходам множительного блока

7 и. к выходам запоминающего устройства 5, подключенным ко входам первого сомножителя множительного блока 7, входы второго сомножителя которого подсоединены к выходам пяти младших разрядов коммутатора кодов 2, остальные выходы которого соединены с входами первого кода цифрового компаратора 4, входы

Э второго кода которого соединены с адреснымии входами запоминающего устройства

5 и подключены к выходам счетчика 6, у которого счетный вход и вход установки в нуль соединены соответственно с тактовым входом и с одноименным входом выходного сумматора 11 и подключены к !

684554 соответствующим выходам блока синхро° низации 10, один нз входов которого соединен с выходом цифрового компаратора

4, подсоединенным; к управляющему вхо« ду коммутатора кодов 8, а другие подключены к выхсдам гецератора импульсо

9 и к выходу одиннадцатого разряда дат» чика 1, при атом onaH as выходов блока синхронизации 10 соединен с управляюшим входом коммутатора кодов 2, а другой подключен к корректирующему входу мн6- 1 жительного блока 7.

Запоминающее устройство 5 выполнено по схеме дешифратора — шифратора на логических комбинационных элементах и содержит дешифратор пятнразрядного кода и 5 шифратор, работой которого управляет дешифратор таким образом, что на выходах шифратора вырабатывается шестиразржный код углового коэффициента К j,-го участка аппроксимации.

Множительный блок 7 содержит четыре шести разряд ных па раллельн ых комбинационных сумматора, четыре группы алементов И н группу элементов 2И-2И-ИЛИ, работой которой управляет логический блок, 35 подключенный к корректирующему входу и к входу младшего разряда второго сомно« жителя множительного блока, а каждый другой разряд второго сомножителя управ39 ляет работой соответствующей группы эле-ментов И, прн этом входы первого.сомножителя множительного блока подключены ко входам логических групп, выходы которых соединены со входами соответствую35 ших сумматоров, соединенных между собой . соответствующим образом, с выходов одного нз сумматоров снимается шестнрчзрядный код произведения.

Сумматор 11 содержит десятнразряд- 4® ный регистр на триггерах типа Q-V н десятиразрядный параллельный комбннацион ный сумматор, выходы которого соединены со входами регистра, выходы последнего соединены со входами одного изслагаемых сумматора, входы другогослагэр - ° мого которого подключены к входам слагае» мого сумматора 11, Преобразователь выполнен на элементной базе, триггеры которой переключают- 5а ся в моменты после окончания тактовых импульсов на их синхронизуюших входах.

Работа предлагаемого устройства заключ ается в следую щ ем.

Преобразователь по двенадцатнразряд- 55 ному коду аргумента <(06e4.С 2ЙЦ1- 2 1 )j циклически вырабатывает одиннадцатнраэрядные коды спбу и соэй », а также формиб рует импульс (И1) конца определения кода s3nd н (И2) импульс конца определения кода сов Ф. н выдает эту информацию на вы. ходы.

С таршие разряды у кодов Мч и Собой. и знаковые определяются по двум старшим разрядам датчика 1. Поэтому двенадцатый разряд датчика 1 является знаковым разрядом кода sloeL, а знаковый разряд кода созе вырабатывается блоком Э определения знака косинуса как сумма по модулю два логические значения одиниадпатого и двенадцатого разрядов датчика 1.

Определение кодов acen(einck) a)cow) осуществляется методом кусочно-,линей ной аппроксимации с использованием известных тригонометрических формул приведения, Аппроксимация функпий производится е угле ог нуля ao f который резбну не

32 равных участка, т. е. вычислеииефункaaalS Aakl или функции}Соь| производится по приведенному углу Ь или р десятираэрядный код которого снимается с выходов коммутатора кодов 2, Ф

f=fO где р» 2 5С 2 l2 у О . 2 1 угол, величина которого опреляется прямым кодом десяти младших разрядов датчика 1; 2д; 3 »- р„, <-! - угол, величина й1 которого определяется инверсным кодом десяти младших разрядов датчика 1. и ой — соответственно весовой н разрядный коэффициенты < -го разряда кода датчика 1. ;

Перед началом цикла преобразования в счетчике 6 и сумматоре 11 содержатся результаты предыдущего цикла преоб разоваиия. Для определенности будем считать, что, начиная с атого момента и до окончания цикла преобразования, код с . не изменяется, à 4< О, т. е. перед началом цикла преобразования с выходов коммутатора кодов 2 снимается код Р цикл преобразования начинается с приходом

or генератора импульсов 9 на блок синхронизации 10 старт-импульса. По этому импульсублок синхронизации 10 устанавливает

:s нуль счетчик 6 к сумматор 11, а за684554 тем пропускает на счетный вход счетчика

6 и тактовый вход сумматоре 11 серию импульсов, число которых равно, fhI"-jan), 1=!О, е где ° - (-6 - номер участка ап1=г . af 2 проксимации, опре- у депяемой пятью старшими разрядами ко1 да, причем может принимать значения иэ ряда О, 1, 4

2..., 31.

Код старших раэрядов „, снимемый с коммутатора кодов 2, сравнивается с P(t) текущим кодом счетчика 6 при помощи цифрового компараторе 4, IS

При этом цифровой компаратор 4 вырабатывает логический сигнал Г таким обраэом, что, если ) P P(<), то F О, а если (О, то F 1. С цифрового компаратора 4 сигнал F поступает на один

24 иэ входов блока синхронизации 10 и управляет работой коммутатора кодов 8 таким обраэом, что если F 0, то коммутатор кодов 8 подключает на входы суммаИ тора 11 выходы эапоминающего устройства 5, а ecIIII F 1, то - выходы множительного блока 7.

На выходах запоминающего устройства .5 адресные входы которого подключены

34 к выходам счетчика 6, вырабатывается последовательно шестираэрядный код углового коэффициента Ко, К, ...K ...,К .

Причем под угловым коэффициентом К поднимается код числа (sIII)y„-s II5„), вес 4 младшего разряда которого равен 2

Так как преобразователь выполнен на элементной базе, триггеры которой переключаются в моменты после окончания импульсов на их синхрониэируюших входах, то после окончания j -го импульса в вы« ходном сумматоре содержится код (оп P< ) синуса в начале $ «го участка .аппроксимации, а иа выходах множительного блока 7, которые подключены через коммутатор кодов 8 к входам сумматора 11, вырабатывается шестираэрядный код g> . ф, I=8 где hp-=F» сц ° 2 - число между О 1

S4 и 1"; определяемое пятью младшими раэрядами кода

Поэтому после окончания последнего импульсе серии № 1 с выходов сумматора 11 будет сниматься код числа

sinpp Ф К - ypjs)na(После этого блок синхронизации 10 подключает на выходы коммутатора кода 2 код ф и вырабатывает на выход устройства импульс (Иl) окончания первого периода преобреэования, по которому снимается с выходов преобразователя код мпА.

На этом период Tl эаканчивается, и начинается период Т2, в котором блок синхронизации вновь генерирует импульс установки в нуль счетчика 6 и сумматора

1 1, а затем на счетный вход счетчика 6 и тактовый вход сумматора 11 пропускает от генератора импульсов серию No. 2 импульсов, причем 82 g + 1, - а где . - -6, — номер участка

f ь= „а; 2 =6 аппроксимации, определяемый пятью старшими разряда ми кода

Так как во втором периоде вычисление

)ма /производится по приведенному углуф представленному на выходах коммутатора кодов с методической погрешностью

-fR

2R . 2 радиан, то блок синхронизации в течение периода Т 2,на корректирующий вход множительного блока 7 вырабатывает сигнал логической 1", по которому в момент. действия последнего импульса серии N 2 на входы сумматора 11 через коммутатор кодов 8 будет подаваться с выходов множительного блока 7 код числа К (hP+2 ).

После окончания последнего импульса серии No 2 блок уцравления подключет на выходы коммутаторе кодов 2 код (3 и вы рабатывает импульс конца преобразования

И2, по которому с выходов сумматора 13 может сниматься код числа

Sing(1 Кj(АД+ 2 ) — СО4о11 гдеюпЯ «начальное значение синуса не участке аппроксимации.

На этом цикл вычислений заканчивается, а следующий цикл начинается тол ». ко с приходом от генератора импульсов

9 на блок синхронизации 10 очередного старт-импульса.

Как следует иэ описания работы устройства длительность цикла работы пре» обраэователя является величиной постоянной и равной

Т ° ((2 — < ) + 4) = 35 t), где, — период частоты следования тактовых импульсов генератора и.— пульсов.

684554

В общем случае длительность времени цикла преобразователя составляет т 2(П-2- К)+ g) где n — разрядность датчика l; (n-2-Х) — число старших разрядов датчика

1, по которым производится вы1 числение функции в начале р -го участка аппроксимации;

К - число младших разрядов датчика

1, по которым производится выФЭ числение приращения функции на

1 -ом участке аппроксимации; л9 -г-к1 число участка аппроксимации.

Техник экономическая эффективность изобретения заключается в том, что пред- .

13 лагаемый преобразователь кода угла в код синуса и код косинуса не сложнее прототипа, но имеет более высокую точность и быстродействие, что позволяет его использовать в качестве легкоканального нреоб20, ра зователя.

Применение изобретения позволит повысить точность и скорость обработки информации..

2%

Формула изобретения

Преобразователь кода угла в коды синуса и косинуса, содержащий датчик pl -разрядного кода, выходы младших разрядов которого соединены со входами первого коммутатора кодов, а выходы старших раз рядов — со входами блока определении знака косинуса, цифровой компаратор, запоминающее устройство с A -2-К адресными выходами, счетчик, импульсовгмножительный блок и генератор импульсов, о тл и ч а ю. ш и и с я тем, что, с целью повышения точности и быстродействия пре- е образователя, в него введены сумматор и блок синхронизации, выходы К младших разрядов первого коммутатора кодов соединены со входами второго сомножителя множительного блока, остальные выходы первого коммутатора сочинены со входа» ми первого кода цифрового компаратора, входы второго кода которого обьединены с адресными входами запоминающего устройства и подключены к выходам счетчика импульсов, К + 1 выходов запоминающего устройства соединены со входами первого сомножителя множительного блока и с од- ним из входов второго коммутатора кодов, другие входы которого соединены с выходами множительного блока, выходы второго коммутатора кодов соединены со входами сумматора, выход цифрового компаратора подключен к управляющему входу второго коммутатора кодов и к одному из входов блока синхронизации, другие входы которого соединены с выходами генератора импульсов и с выходом одного из старших разрядов датчика и -разрядного кода, один иа выходов блока синхронизации соединен с установочными входами сумматора и счетчика импульсов, второй - со счетными входами счетчика импульсов и тактовым входом сумматора, третий выход блока синхронизации соединен с управляющим входом первого коммутатора кодов, а четвертый выход — с входом коррекции множительного блока.

Источники информация, принятые во внимание ири экспертизе

1. Патент США M 3813528, кл. 235-152, 1972, 2. Авторское свидетельство СССР

N 369448, кл. Н 03 К 5/156 1970, (прототип).

684554

Нод йм/

Йм/

Ф!

Ф2

Составитель И. Наваркнпа

Редактор В. Фельдман Техред С. Мигай Корректор Н. Стен

Заказ 5290/44 Тираж 780 Подписное

ИНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент", г. Ужгород, ул. Проектная, 4