Запоминающее устройство с автономным контролем

Запоминающее устройство с автономным контролем

Иллюстрации

Показать все

Реферат

 

° ° Э,

Союз Советских

Социалистических

Республик 1»684620 (61) Дополнительное к авт. свид-ву (22) Заявлено 16.05.77 (21) 2485983/18 — 24 с присоединениевт заявки ЭЙ (23) Приоритет (51) М. Кл.

G 11 С 29/00

Государственный ховетет

СССР оо делам иэобрвтвнхх а отхрмтий

Опубликовано 05.09 79. Бюллетень М 33 (53) УДК, 681,327 (088.8) Дата опубликования описания 05.09.79 (72) Авторы изобретения

H. И. Вариес, Б. Е. Гласко и А. К. Култыгин (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ

КОНТРОЛЕМ

Изобретение относится к области запоминающих устройств.

Известны ЗУ с автономным контролем

t ), (2).

Одно из известных ЗУ содержит накопитель, подключенный через блок воспроизведения к регистру числа, выполненному на триггерах со счетным входом, блок контроля достоверности информации, соединенный с блоком управления и с регистром числа (1).

Зто устройство. позволяет исправить одиночные ошибки, однако такие ошибки в нем не фиксируются.

Из известных устройств наиболее близким техническим решением к изобретению является

ЗУ с автономным контролем, содержащее . счетчик, выход которого подключен к первому входу блока индикации и входу блока памяти, соединенного с блоком декодирования, блок контроля, блок останова, выход которого соединен со входом счетчика, и блок управления Р)

В этом ЗУ в режиме работы с ЦВМ осуществляется исправление одиночных и обнаружение двойных ошибок, а в режиме Проверка" осуществляется обнаружение и устранение неисправимых элементов блока памяти.

Недостатком этого устройства является то, что оно не обеспечивает контроль блока памяти во время работы, контролируя его только в реяапие "Проверка" и не обеспечивает статической обработки информации об ошибках, что приводит к низкой надежности устройства.

Целью изобретения является повышение надежности ЗУ эа счет обеспечения анализа ошибок и сбоев в работе блока памяти.

Поставленная цель досптгается тем, что предложенное ЗУ содержит дополнительный блок памяти и элементы ИЛИ. Выходы блока декодирования подключены к первым входам дополнительного блока памяти и блока контроля н входам первого элемента ИЛИ, выход которого подключен к первому входу блока управления, Второй и третий входы дополнительного блока памяти соединены с выходом счетчика и первым выходом блока управления, а выходы подключены ко входам второго элемента ИЛИ и вторым входам блока контроля

684620 и блока индикации. Выход второго элемента ИЛИ соединен с первым входом блока осталова и третьим входом блока контроля, четвертый вход которого соединен со вторым выходом блока управления. Выходы блока контроля подключены ко вторым входам блока астапова и блока управления.

На чертеже представлена структурная схема

ЗУ с автономным контролем.

3У содержит блок управления 1, блок памяти 2, счетчик 3, блок декодирования 4, блок индикации 5, дополнительный блок памяти 6, первый элемент ИЛИ 7, блок контроля 8, блок астапова 9 и второй элемент ИЛИ 10.

Выходы блока 4 подключены к первым входам блоков 6 н 8 и входам элемента ИЛИ 7, выход которого подключен к первому входу блока 1. BzcpoA и третий входы блока 6 соединены с выходом счетчика 3 и первым выходам блока 1, а выходы подключены ко входам элемента ИЛИ 10 и вторым входам блоков 8 и 5. Выход элемента ИЛИ 10 соединен с первым входом блока астапова 9 и третьим входом блока 8, четвертый вход которого соединен со вторым выходом блока 1. Выходы блока 8 подключены ко вторым входам блоков 1н9.

В устройстве предусмотрено 3 режима работы, В нервом (рабочем) режиме осуществляется исправление одиночной, обнаружение двойной ошибки и запись кода одиночной ошибки в блок 6. При этом блок управления 1 формирует сигналы запрета по управляющему входу блока 9 и по четвертому входу блока 8, управляющие сигналы считывания, поступающие в блок 2, и управляющие сигналы приема адреса иэ ЦВМ в счетчик адреса 3 (цепи адреса из ЦВМ на чертеже не показаны). Считанный из блока 2 информационный код по соответствующему адресу поступает в блок 4, где осуществляется исправление одиночной и обнаружение двойной ошибок. Код одиночной ошибки с выхода блока 4 подается на первый вход блока 6 и на входы элемента ИЛИ 7. При ненулевом коде ошибки элемент ИЛИ 7 разрешает блоку управления 1 формирование управляющего сигнала записи кода ошибки в блок 6 по соответствующему адресу.

Во втором режиме (режиме контроля блока памяти 3) осуществляется фиксация адресов сбоев и ошибок, обнаруженных в рабочем режиме, При этом блок управления формирует сигнал запрета по четвертому входу блока 8, сигнал разрешения по управляющему входу блока 9, осуществляет пуск счетчика 3 и формирование управляющего сигнала считывания, поступающего в блок 6. При пуске счетчика 3.обеспечивается перебор всех адресов блока 6, 5

1$

4S

5$

При этом считанный по соответствующему адресу код ошибки поступает на входы блока индикации 5 и элемента ИЛИ 10. При ненулевом коде ошибки элемент ИЛИ 10 вырабатывает разрешение по первому входу блока 9, с выхода которого вырабатывается сигнал останова на управляющие входы счетчика 3 и блока управления 1 и осуществляется индикация када и адреса одиночной ошибки.

В третьем режиме (режиме статического контроля) осуществляется статистический анализ ошибок, записанных в блок 6 в первом режиме, с целью выделения случайных и постоянных ошибок в блоке 2. При этом блок управления 1 формирует сигнал запрета по управляющему входу блока 9, сигнал разрешения по четвертому входу блока 8, осуществляет пуск счетчика 3 и формирует управляющие сигналы считывания, поступающие в блоки 2 и 6.

При пуске счетчика 3 обеспечивается перебор всех адресов блоков 2 и 6. Считанный по каждому адресу из блока 2 информационный код поступает в блок 4, на выходе которого при наличии ошибки получается ненулевой код. Код ошибки с блока 4 и код считанный из блока 6, поступают в блок 8, который осуществляет статистический анализ ошибок с целью выделения постоянных ошибок в блоке 2. Анализ кодов осуществляется по сигналу разрешения, который вырабатывается элементом ИЛИ 10 при ненулевых кодах ошибки, считанных из блока 6. При совладении кодов блок 8 выдает управляющий сигнал на блок управления 1, который производит повторный опрос блоков 2 и 6 по соответствующему адресу. При повторном совпадении кодов блок 8 вырабатывает управляющий сигнал на блок 9, с выхода которого вырабатывается сигнал астапова устройства. При этом блок индикации 5 фиксирует адрес и код постоянной ошибки, возникшей в блоке 2.

Анализируя результаты второго и третьего режима, можно получить данные о случайных ошибках блока 2, так как во втором режиме фиксируются все ошибки, а результатом третьего режима является обнаружение только постоянных ошибок.

Описанное ЗУ с автономным контролем отличается от прототипа тем, что оно не только исправляет одиночные ошибки, но одновременно фиксирует в рабочем режиме все.неисправные элементы памяти, что приводит к значительному ускорению процесса восстановления работоспособности устройства, повышает точность контроля и в конечном итоге надежность

ЗУ в целом. Кроме того, описанное устройство позволяет анализировать ошибки, с целью апре.

684620

Составитель В. Рудаков

Техред Л. Алферова

Редактор Л. Утехина

Корректор А. Гриценко

Заказ 5298/47

Тираж 681 Подписное

ЦНИИПИ Государствещгого комитета СССР по делам изобретений и открытий

113035, Москва, >К вЂ” 35, Раушская наб., д. 4/5

Филиал IIIII "11атент", г, Ужгород, ул. Проектная, 4 деления постоянных ошибок, обусловленных отказами элементов и сбоев (случайных ошибок), что также приводит к сокрашению времени восстановления работоспособности устройства.

Формула изобретения

Запоминающее устройство с автономным контролем, содержащее счетчик, выход котороготв подключен к первому входу блока индикации и входу блока памяти, соединенного с блоком декодирования, блок контроля, блок останова, выход которого соединен со входом счетчика, и блок управления, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства за счет обеспечения анализа ошибок и сбоев в работе блока памяти, оно содержит дополнительный блок памяти и элементы ИЛИ, причем выходы блока декодирования подключены к первым входам дополни.-ельного блока памяти и блока контроля и входам первого элемента ИЛИ, выход которого подключен к .первому входу блока управления, второй и третий входы дополнительного блока памяти соединены с выходом счетчика и первым выходом блока управления, а выходы подключены ко входам второго элемента ИЛИ и вторым входам блока контроля и блока индикации, выход второго элемента ИЛИ соединен с первым входом блока останова и третьим входом блока контроля, четвертый вход которого соединен со вторым выходом блока управления, выходы блока контроля подключены ко вторым входам блока останова и блока управления.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство N 333605, М. кл. G 11 С 29/00, 1970.

2. Авторское свидетельство N 470867, М. кл. G 11 С 29!00, 1973.