Цифровое устройство ограничения числа по модулю

Цифровое устройство ограничения числа по модулю

Иллюстрации

Показать все

Реферат

 

А3те, v .—...,;,- <- -

6. 6;, -,, а РЛ Г- л. -T

Союз Советских

Социалнстическик

Реслублик

О П И C A H X Е >690477

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. саид-ву— (22) Заявлено Ol 06.77 (21) 2490421/18-24 (5l) М. Кле.

G 06 F 7/38 с присоединением заявки №вЂ” (23) Приоритет—

Госудлрствеииый комитет

СССР оа делам иаооретвиий и открытий

Опубликовано 05.10.?9: Бюллетень № 37 . Дата опубликования описания 15.10.79 (53) УДК 681.327 (088.8} (72) Авторы изобретения В. А. Кривего, Л. А. Шабунина, Н. И. Демина и Р. Г; Гайдукова (7l ) Заявитель (54) ЦИФРОВОЕ УСТРОИСТВО ОГРАНИЧЕНИЯ

ЧИСЛА ПО МОДУЛ10

Изобретение относится к области вычислительной,техники и может быть использовано в арифметических устройствах цифровых вычислительных машин, работающих в с исте ме уп ра вл ения.

Известно устройство ограничения, содержащее два блока умножения, блок деления и нелинейные элементы типа насыщения, причем входная шина устройства соединена с первым входом первого блока умножения, выход которого соединен с входом элемента нелинейности, а выход элемента нелинейности соединен с первым входом второго блока умножения, второй вход которого соединен с выходом блока деления, а выход соединен с выходной шиной устройства, первый вход блока деления соединен с выходом дополнительно введенного блока деления и вторым входом первого блока умножения, второй вход блока деления соединен с первым входом дополнительно введенного блока деления f1).

Недостатком известного устройства являются сравнительно большие затраты оборудования и низкое быстродействие.

Наиболее близким по технической сущности к изобретению является цифровое устройство ограничения числа по модулю, содержащее регистр операнда, регистр ограничителя, регистр результата,, сумматор, первый преобразователь кодов, первый блок анализа знаков, блок коррекции, две группы элементов И, группу элементов ИЛИ и элемент И, управляющий вход которого соединен с выходом блока коррекции и управляющими входами первой группы элементов И, информационные входы первой и второй групп элементов И соединены с выходами сумматора, а их выходы через группу элементов ИЛИ соединены с информационными входами регистра результата, выходы которого подсоединены к информационным входам регистра операнда, а управляющие входы регистра операнда и регистра результата соединены с шиной синхроимпульсов, выходы регистра операнда через первый преобразователь кодов подсоединены к первым .2с входам сумматора, а вторые входы первого преобразователя кодов соединены с выходом первого блока анализа знаков и младшим разрядом регистра результата, знаковые разряды регистра ограничит= я и регистра операнда подключены соответственно к первым и вторым входам первого блока анализа знаков и блока коррекции 1 2).

Недостатком известного устройства является низкое быстродействие.

Целью изобретения является упелич ние быстродействия устройства.

Цель достигается тем, что в устройство введены второй преобразователь кодов и второй блок анализа знаков, входы котозого соединены соответственно со знаковыми разрядами регистра операнда и регистра результата, а выход второго блока анализа знаков через первый блок анализ: знаков сОРдинен с управля10щим вход «тoporo преобразователя кода, инфо:; . Ииоиные входы .которого соединены с выходами регистра операнда, а выходы его — - со вторыми

f3хОдами сfMмятopа

На фиг. 1 дансI структурная c>EcMB vLT ройства ограничения числа по модулю на фиг. 2 - — блок-программа работы устрой< тва.

Устройство содержит регистр 1 операнда, регистр 2 ограничителя, регистр 3 результата сумматор 4, первый преобразователь кодов 5 первый блок 6 анализа знаков, блок 7 коррекции, группу элементов И 8 прямой передачи кодов, группу элементов И 9 передачи кодов со сдвигом влево, группу элементов

ИЛИ 10, элемент И 11, второй преобразователь кодов 12, второй блок 13 аны.:иза знаков.

Устройство работает следующим образом, Ограничиваемое число заносится в регистр 3, оНо >ке может быть результатом предыдущей операции. Модуль ограничптсля з а носится в регистр 2.

Числа складываются положнтельнь мн, если их знаковые разряды находятся в состоянии нуля, и отрицательными, если . в состоянии единицы.

Г!ри подаче первого синхроимпульса ограничиваемое чи ло переписывается из регистрН 3 в регистр 1. Для определения больц:.его по модулю из числа подготовленных в регистрах 1 и 2 на вход первого слагаемого сумматора 4 через группу элементов И 8 прямой передачи преобразователя кодов 5 поступает содержимое регистра 2. На вход второго слагаемого сумматора 4 через преобразователь кодов 12 поступает содержимое регистра 1 в прямом коде., если оно отрицательно или в обратном коде, если оно положительно. Анализ знаков в этом случае ведется первым блоком 6, он же выбирает соответствующие сигналы, управ»Н.ощие работой преобразователей 5 и 12.

В случае подачи на первый или втоэой входы сумматора обратного (инверсного) кода одного из слагаемых в цепь переноса млядшегo разряда сумматора 4 с бл эка коррекции 7 в такте суммирования этих чисел поступает единица. Анализ знака содержимого регистра 1 осуществляется вторым блоком 13 анализа знаков, который является дополпительныM к первому блоку 6 анализа знаков.

Обя б.пока анализа знаков представляют собой набор элементов И, ИЛИ, вырабатывающих управляющие сигналы для управления преобразователями кодов 5 и 12.

Результат вычитания модулей содержимого регистра 2 и регистра 1 записывается через группу элементов И 8 прямой передачи кодов и группу элементов ИЛИ 10 в ре истр 3.

Новое значение регистра 3 анализируется по знаку результата вторым блоком 13. Если знак результата положительный, то модуль содержимого регистр» 2 (ограничитепь) при вычитании был больше, если знак отрицательный, — то меньше.

Б первом случае, если знак содер>кимого регистра положительный, в следуюгцем такте

- в на вход первого слагаемого поступает О, ня вход второго слагаемого через вен или прямой передачи преобразователя кодов 12, поступает содержимое регистра 1, т. е. происходит сложение с нулями содержимого регистра 1, или перепись его (ограничиваемого числа) в регистр 3.

Во втором случае, если знак содержимого регистра 3 отрицательный (фиг. 2), в следующем такте на вход слагаемого сумматора

4 через вентили прямой передачи кода преобразователя кодов 5 поступает содержимое регистра 2, если знак ограничиваемого числа регистра операнда положительный или инверсия содерк:.имого регистра ограничителя

2 с прибавлечием единицы с блока коррек35 ции 11 на вход младшего разряда сумматора если знак ограничителя отрицательный.

На вход второго слагаемого сумма, Ора 4 поступает О. Результат с сумматора переписывается через группы элементов И 8 и

ИЛИ 10 в регистр 3.

4в

Таким образом, на регистре 3 в результате операции ограничения фиксируется значение ограничиваемого числа, если модуль его меньше модуля ограничителя, или ограничителя, если его модуль меньше.

Быстродействие предложенного устройства ограничения определяется по максимальному циклу операции (фиг. 2) и равно

Т =-2e, о сдем -- время короткой операции типа сложения в ЦВМ.

Для проведения этой операции На известном устройстве путем деления ограничиваемого числа на ограничитель и анализа результата, а затем выбора меныпего из них с помощью логической обработки результата необходимы затраты времени равного 4п-, где и — количество разрядов устройства .

6904

Таким образом, быстродействие предложенного устройства в 2п раз превосходит известное.

Оборудование предложенного устройства практически равно оборудованию известного устройства, выбранного в качестве прототипа, а функциональные возможности при этом шире, чем в известном.

Формула изобретения

19

Цифровое устройство ограничения числа по модулю, содержащее регистр операнда, регистр ограничителя, регистр реэул ьт ата. сумматор, первый преобразователь кодов, первый блок анализа знаков, блок коррекции, две группы элементов И, группу элементов

ИЛИ и элемент И, управляющий вход которого соединен с выходом блока коррекции и упра вл яющими входами первой группы элементов И, информационные входы первой и второй групп элементов И соединены с выходами сумматора, а их выходы через группу элементов ИЛИ соединены с информационными входами регистра результата, выходы которого подсоединены к информационным входам регистра операнда, а управляющие входы регистра операнда и регистра

77 б результата соединены с шиной синхроимпульсов, выходы регистра операнда через первый преобразователь кодов подсоединены к первым входам сумматора, а вторые входы первого преобразователя кодов соединены с выходом первого блока анализа знаков и младшим разрядом регистра результата, знаковые разряды регистра ограничителя и регистра операнда подключены соответ твенно к первым и вторым входам первого блока анализа знаков и блока коррекции, отличающееся тем, что, с целью увеличения быстродействия, в него введены второй преобразователь кодов и второй блок анализа знаков, входы которого соединены соответственно со знаковыми разрядами регистра операнда и регистра результата, а выход второго блока анализа знаков через первый блок анализа знаков соединен с управляющим входом второго преобразователя кода, информационные входы которого соединены с выходами регистра операнда, а выходы— со вторыми входами сумматора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Хо 47234?, кл. G 06 F 7/12, 1973.

2. Авторское свидетельство СССР

Ко 551642, кл. G 06 F?/39, 1975. авиа. 1

690477

Составитель Е. Пуныреа

Редактор В. Фельдман Техред О. Луговая Корректор А. Гриценко

Заказ 5967/46 Тираж 780 Подямсное

ЦН И И П И Государственного комитета СССР по делам изобретений н открытий

113035. Москва, Ж вЂ” 35, Раувская наб., д. 4/5

Филиал ППП еПатент, г. Ужгород, ул. Проектная, 4