Процессор

Процессор

Иллюстрации

Показать все

Реферат

 

(72) Авторы

«зобретени

А. С. Галуза, П, П. Кузнецов, В. Т. Мосцеев (54) ПРОЦЕССОР

Изобретение относится к вйчислителй4 ной технике и может быть использовано

:в качестве. программного устройства управления в периферических устройствах или других автономных устройствах.

Известны процессоры для применения в вычислительных машинах, для которых характерны большие объемы памяти, вы сокое быстродействие, большой пропент математических операдий, поэтому процес О .10 соры сложны и, в то же время, не приспособлены для операций периферийных .устройств.

Известно вычислительное устройство содержащее арифметический блок, память микрокоманд, схему формирования очередной микрокоманды, рабочие регистры, две схемы выбора, поразрядную схему И, поразрядную схему ИЛИ. Это устройство обеспечивает выполнение операпий сложе и ния, вычитания, сдвига, логического умножения, логического сложения н т.д., а также обмен информацией между ре гистрами t. 11.

Недостатком этого устройства, ограннчиваюшиМ возможность его применения в малых устройствах управления, периферийных устройствах, является большая разрядность памяти микрокоманд и отсутствие блоков связей, обеспечивающих по программе обмен данными непосредственно между внешними устройствами.

Наиболее близким к изобретению по технической сущности является вычислительное устройство, содержащее арнфметйко-логический блок, выходной коммутатор, регистр фперанда, регистры общего назначения, регистр кода операций, выходной коммутатор, блок управляющих сигналов, блок сопряжения с оперативным запоминакядим oRcTsoM, адресный регистр, две группы элементов И, регистр микрокоманд, содержащий поле адреса микрокоманды, выходы которого соединены с входами управлявших сигналов, поле приема, выходы которого соединены с входами входного коммутатора., з 69 поле выдачи, выходы которого соединены с входами выходного коммутатора, поле ветвления, выходы которого соединены с вторым входом блока управляющих сигналов, поле адреса и триггер удлинения адреса(Ц .

Иедостатком устройства является большая длина микрокоманд, что обусловлено большим количеством полей в регистре микрокоманд и непосредственным соединением выходов полей регистра микрокоманд с управляемыми блоками устройства. Вторым недостатком являеч ся ограничение возможности по количеству условий ветвления программ и програмному формированию логических (управляющих) сигналов.

Белью изобретения является упрощение устройства и расширение функциональных возможностей за счет увеличения количества условий переходов программного формирования логических сигналов.

Поставленная цель достигается тем, что в процессор введены дешифратор адреса, дешифратор дополнительного адреса, промежуточный регистр, три группы элементов И-НЕ, елемент И-ИЛИ, группа триггеров, вторая группа элементов И, второй регистр операндов, второй селектор-мультиплексор, блок адресации команд, первая группа входов которого соединена с группой выходов промежуточного регистра, второй вход блока адресации команд соединен с выходом бло« ка управления, группа выходов промежуточного регистра соединена с третьей группой входов первого и второго регистров операндов, а также с первыми входами элементов И-HE первой группы, .группа входов промежуточного регистра соединена с группой выходов первого се» лектора-мультиплексора, вторые входы элементов И-НЕ второй группы, первые входы элементов И второй группы, первые входы эл ментов И-НЕ второй и третьей групп и первые входы группы триггеров соединены с выходами дешифратора адреса, выходы которого соеди» нены также с второй группой входов первого селектора-мультиплексора и с первой группой входов блока управления, .выходы элементов И-НЕ первой группы объедине ы и подключены к первому входу элемента И-ИЛИ, выходы элементов H«HF второй гручпы объединены и подключены к второму входу элемента

И-ИЛИ, выходы элементов И-НЕ третьей

1888 с

5

1S

45 группы объединены и подключены к третьему входу элемента И-ИЛИ, че-,вертый, пятый и шестой входы элемента И-WIN подключены к соответствующим выходам дешифратора допопнительного адреса, выход элемента И-ИЛИ подключен к входу блока управления, вторая группа информационных входов процессора подключена к вторым (входам элементов И-HE третьтьей группы, вторые входы группы триг геров подключены к соответстующему выходу блока управления, выходы группы триггеров подключены к вторым входам элементов И-HE второй группы и являются выходами потейциальных сигналов процессора, вторые входы элементов И второй группы соединены с выходами блока управления, выходы элементов И второй группы являются импульсными выходами процессора, группа входов дешифратора адреса соединена с группой выходов поля адреса регистра команд, группа выходов которого соединена с первой группой входов второго селектора-муль- типлексора, группа выходов поля кода операции регистра команд соединена с второй группой входов блока управления, группа выходов поля дополнительного адреса регистра команд соединена с группой входов дешифратора дополнительного адреса, а управляющий вход дешифратора дополнительного адреса подключен к соответствующему выходу блока управления, первая группа информационных входов процессора подключена к третьей группе входов первого селектора-мультиплексора, третья группа информационных входов процессора подключена к четвертой группе входов .первого селектора-мультиплексора, группа управляющих входов которого соединена с группой выходов дешифратора дополнительного адреса, управляющий вход дешифратора адреса подключен к соответствующему выходу блока управления, управляюший вход промежуточного регистра подключен к соответствующему выходу блока управления, первые входы элементов И первой группы соединены с выходами дешифратора дополнительного адреса, вторые входы элементов И первой группы подключены к соответстуюшему выходу блока управления, выходы элементов И первой группы подключены к вторым входам первого и второго регистров операндов„ выход второго регистра операндов подключен к второму входу арифметикс логического блока, к пятой группе

5 691858 6 ходов первого селектора-мультиплексора адрес операнда дополнительный, АРД— и к второй группо входов второго селек- адрес результата дополнительный, АУ— тора-мультиплексора, выход первого ре- адрес условия, АГУ вЂ” адрес группь. усгистра операндов подключен к третьей ловий, АС вЂ” адрес сигнала, АГС вЂ” адрес группе входов второго селектора-мульти- 5 группы сигналов, НΠ— номер операции. плексора, группа выходов арифметико- B качестве операндов может испол1зологического блока подключена к первой ваться содержимое любых блоков процесгруппе входов первого и второго регист- сора и периферийного устройства, и сосров операндов, управляющий вход второго тав которого входит процессор (например селектора-мультиплексора подключен к 10 регистров, счетчиков, групп тумблеров, соответствующему выходу блока управле- . запоминающего устройства и т.д.), и сония, группа выходов второго селектора«держимое шин стыков периферийного усмультиплексора является первой группой тройства с внешними устройствами. Реадресных выходов процессора, третья зультат может быть передан на любые группа входов блока управления подклю- 15 блоки и шины. Под адресом операнда чена к группе выходов дешифратора qo- (результата) понимается двоичный номер, полнительного адреса, группа выходов присвоенный блоку или шине в данном блока адресации команд является второй периферийном устройстве. Б дальнейшем группой адресных выходов процессора, адресуемые блоки (шины) будем назыгруппа выходов промежуточного регистра 20 вать адресатами, является группой информационных выхо- Под дополнительным адресом операндов процессора. да (результата) понимается дополнительНа фиг. 1 представлена структурная ный двоичный номер, который необходисхема процессора; на фиг. 2 - структу- мо присвоить (в количестве 4 - 8) наи25 ра команд. более часто используемым в программе

Процессор состоит из регистра 1 адресатам и, в частности регистрам 7, команд, включающего в себя поле 2 кода 8 и 9 процессора. операций, поле 3 дополнительного адреса, Под адресом условия понимается двополе 4 адреса, дешифратора 5 дополни- ичный номер сигнала в группе сигналов, тельного адреса, дешифратора 6 адреса, которые необходимо анализировать по

30 .промежуточного регистра 7, регистров программе. Адрес группы. условий — дво8 и 9 операнда, арифметикологического ичный номер группы таких сигналов. блока 10, блока 11 управления, блока Под адресом сигнала понимается дво12 адресации команд, селекторов-муль- ичный номер сигнала в группе сигналов, типлексоров 13 и 14, групп 15-17 эле- формируемых по программе. Адрес груп35 ментов И-НЕ, группы 18 триггеров, пы сигналов — двоичный номер группы группы 19 элементов И и 20 элемен- таких сигналов. тов И элемента И-ИЛИ 21, третья, пер- Процессор работает. следующим обравая и вторая группы 22-24 информа- . зом.

40 ционных входов, группа 25 информаци- На вход процессора по шине 23 посонных выходов, группы 26 и 27 адрес» тупает команда, содержимое которой ных выходов, выход 28 импульсных вводится в соответствующие поля регистсигналов и выход 29 потенциальных сиг- ра; Код полей 3 и 4 регистра налов. Здесь под шиной понимается на- 4 1 команд декодируется дешифраторами

45 бор цепей передачи слов информации. 5 и 6, а код поля 2 операции поступаНа селектор-мультиплексор 13 могут ет в блок 11 управляющих сигналов, коподключаться шины по количеству адре- торый формирует множество сигналов jyj сатов-источников. для выполнения поступающей команды, На фиг. 1 имеются следующие сок- разрешает выдачу. сигналов дешифраторатення: {A} - множество ааресов; рамн 5 н 6 н управляет подготовкой

У -множество сигналов управления; адреса в блоке 12 адресации команд для

- eapec на множестве {A}; У вЂ” скг чтеная очередной команды. Дальнейшая нал управления из множества (У . работа процессора зависит от типа выВ процессоре используются команды, 55 полняемой команды. структура которых приведена на фиг. 2. В команде пересылки КОП1 дешифраЗдесь приняты следующие сокращения: тор 6 подключает через селектор-мультиКОП вЂ” код операция, АО- адрес опе- плексор 13 на вход регистра 7 шину ранца, AP - адрес результата, АОД- адресата, соответствующего АО в поле

35 гю г5

Зо

7 69

4 регистра, регистра 1 команд. По сигналу У с блока 11 управляющих сигналов содержимое данной шины вводится в регистр 7 и становится доступным всем адресам, поскольку выходь1 регистра 7 соединены с входами всех адресатов. Сигналом А с дешифратора.5 через элементы И 20 разрешается ввод операнда в соответствии с дополнительным адресом поля 3 Регистра 1 команд. Таким образом, в данной комвнде пересылается с любого адресата (АО) адресату, имеющему дополнительный адрес.

В команде пересылки КОП2 пересылается содержимое адресатов, имеющих дополнительный адрес (АОД) любому другому адресату. При этом на регистр

7 через селектор-мультиплексор 13 подключается шина адресата сигналом A c дешифрвтора 5, а с выхода регистра 7сигналами дешифратора 6 через элементы И 19, Поскольку селектором -мультиплексором 13 управляют дешифрвторы 5 и 6, то чтобы исключить одновременное . подключение двух шин, дешифраторы включаются в разное время. При этом после включения первого (по времени) дешифратора; регистр 7 сохраняет выбранный операнд на время выполнения команды.

В команде пересылки КОПЗ содер>кимое второго слова команды (константа) с входа 23 через селектор-мультиплексор 13 и регистр 7 вводится по сигналам с дешифратора 6 адресата, в соответствии с АР поля 4 регистар 1 команд.

Прием операнда из запоминающего устройства (на чертеже не показано) и ввод в запоминающее устройство проиэводится рассмотренными командами пересылки КОП1 и КОП2 соответственно.

При этом в качестве адресата ячейки запоминающего устройства используется содержимое одного из регистров 8 или 9.

Если операнд должен приниматься (передаваться) в регистр 8, то адрес помещают в регистр 9 и наоборот. Коммутация айреса производится селектороммультиплексором 14 по car íàëàì с дешифратора 5. В этом варианте обращения . к запоминающему устройству адрес должен быть записан в регистр 8 (или 9) в предшествующих командах. Возможно обращение к запоминающему устройству с указанием адреса в этой же команде.

Для этого в составе команды поступает сокращенный адрес, который вводич ся в поле 4 регистра 1 команд, откуда через селектор 14 поступает в группу

1858 8 адресных выходов 26 в качестве младших разрядов адреса. В качестве старших Разрядов используется константа, формируемая при этой команде непосредственно в селекторе 14. Количество непосредственно адресуемых ячеек ЗУ определяется разрядностью поля 4 регистра команд. Возможность непосредственной адресации к ЗУ позволяет исключить из состава процессора традиционные оперативные регистры (сверхоперативное запоминающее устройство) .

В рассмотренных операциях пересылка информации производится или за одну команду (если один из адресатов имеет дополнительный адрес) или за две команды (при отсутствии дополнительных вдресов). Адресация по дополнительному адресу позволяет, с одной стороны, сократить длину поля адреса одного из операндов {поскольку дополнительный адрес присвоен небольшому количеству a@pecos) и с другой стороны, выполнять большин- ство пересылок (поскольку дополнительный адрес присвоен наиболее часто используемым адресатам) по двухадресной системе.

B команде приобрвзоввния информации

КОП6 блок 11 управляющих сигналов управляет работой арифметико-логичес— кого блока 10, который в зависимости от номера операции на дешифраторе 6, производит одну из операций (сложение, логическое умножение и т.д,) над операндами регистров 8 и 9. Результат заносится по сигналам с дешифрвтора 5 и схем 20 И в один из регистров 8 и 9.

Поле 4 адреса и адресный дешифратор

6 используются в этой команде для обработки кода операции, что позволяет без дополнительных затрат оборудования на операционную чвс,ь реализовать достаточное количество операций преобра -,. зования информации.

Состояние арифметико-логического блока 10 при выполнении команды преобразования информация (переполнение, знак и др.) выдается нв блок 11 управления и учитывается при завершении операции.

В команде условного перехода (КОП 4) адрес условия поступает в поле 4 регистра 1 команд и дешифрируеч ся дешифрвтором 6, выходы которого подключают для анализа через элементы

15-17 И-НЕ определенный сигнал в каждой группе условий. По сигналу с дешифраторв 5 на вход блока 11 управляющих сигналов элемент И-ИЛИ 21

858 l0

Процессор, содержащий регистр команд, состоящий из поля адреса и поля команд операции, первый селектор-мультиплексор, первую группу элементов И, первый регистр операнда, арнфметнко-логическое устройство, блок управления, причем первый вход арифметико-логического устройства соединен с выходом первого регистра операндов, выход которого соединен с первой группой информационных входов первого селектора-мультиплексора, информационные входы регистра команд соединены с первой группой информационных входов процессора, о т л я ч а ю ш и й— с я тем, что, с целью упрощения устройства и расширения функциональных возможностей за счет увеличения количества условий переходов и программного формирования логических сигналов, в него введены дешифратор адреса, дешифратор дополнительного адреса, промежуточный регистр, три группы элеМентов И-НЕ, элемент И-ИЛИ, группа триггеров, вторая группа элементов И, второй регистр операндов второй селектор-мультнплексор, блок адресации команд, первая группа входов которого соединена с группой выходов промежуточного регистра, втерой вход блока адресации команд соединен с выходом блока управления, группа выходов промежуточного регистра соединена с третьей группой входов первого я второго регистров операндов, а также с первыми входами элементов И-НЕ первой группы, группа входов промежуточного регистра соединена с группой выходов первого селектора-мультяппексора, вторые входы элементов И-НЕ второй группы, первые входы элементов И второй группы, первые входы элементов И-НЕ второй tt,,третьей групп я первые входы

9 691 подключается результат анализа определенной группы условий. Прн выполнении условия адрес перехода во втором слове команды с шины 23 через селектор-мультивибратор 13 н регистр 7 вводится в блок 12 адресации команд, Использование элементов И-HE с от крытым выходом для анализа условий позволяет объединить их выходы в группы, что исключает многовходовые эле менты ИЛИ, используемые в подобных случаях.. Предложенный вариант анализа условий позврляет в общем случае анализировать 2 ° Z условий, где и Р разрядность дешнфраторов 5 и 6.

Безусловный переход осуществляется командой пересылки информации (КОПЗ) путем засылки константы в блок 12 адресации команд.

В команде формирования логических сигналов (КОП 5) выходы дешифратора

6 включают и выключают соответствующий триггер 18 или поступают на выход через группы 19 элементов И. Указа-ние конкретной операции (включение, вы25 ключение, выход) производится блоком управляющих сигналов по выходам дешифратора 5. Сигналы выходов 29, 28 триггеров 18 и элементов И 19 могут использоваться в периферийном устройзо стве как программно формируемые потенциальные и импульсные сигналы со» ответственно.

Набор команд, реализованный в предлагаемом процессоре обеспечивает прием операндов от различных источников и передачу нх различным приемником, преобразование данных путем арифметических н логических операций н управление

40 порядком выполнения команд, т.е. система команд является функционально полной. Примерная длина полей регистра команд: поле 2 кода операций - 4. разряда поле 3 дополнительного адре1

45 са - 2 разрчда, адресное поле 4 - 46 разрядов. Общая длина регистра команд составляет 10-12 разрядов. Это обеспечивает возможность непосредственной адресации для 16-64 адресатов, анализа до 256 условий, формирования до

128 логических сигналов, работу с запоминающим устройством емкостью 4К ба i>.

Примерная длина информационных слов в периферийных устройствах составляет

10-12 бит (код символа — 8 бит, контрольный разряд — 1 бит, признаки выделения 1-3 бит)., Следовательно, длина команды согласуется с длиной ннформа10 цнонных слов, что позволяет нспользовать общее оборудование (тракты. пересылки, запомннающее устройство и др.) для обработки данных и команд.

Таким образом, введение дополнительных узлов в предлагаемом процессоре н использование данного набора команд позволяет существенно увеличить количество условий переходов и программного формирования логических сигналов, а также сократить разрядность команд, сохранив при этом согласование длины команды с длиной информационных слов.

Формула и зобрете ни я

11 6918 группы триггеров соединены с выходами дешифратора адреса, выходы дешифрвтора адреса соединены также с второй группой входов первого селектора-мультиплексора и с первой группой входов блока

5 управления, выходы элементов И-НЕ первой группы объединены и подключены к первому входу элемента И-ИЛИ, выходы элементов И-НЕ второй группы соединены и подключены к второму входу элемен- 30 тв И-ИЛИ, выходы элементов И-HE третьей группы объединены и подключены к

- третьему входу элемента И-ИЛИ, четвертый, пятый и шестой входы элемента ИИЛИ подключены к соответствующим вы- 15 ходам дешифратора дополнительного адреса, выход элемента И-ИЛИ подключен к входу блока управления, вторая группа информационных входов процессора подклю-. чена к вторым входам элементов И-HE 20 третьей группы, вторые входы группы триггеров подключены к соответствующему выходу блока управления, выходы группы триггеров подключены к вторым входам элементов И HE второй группы и являются выходами потенциальных сигналов процессора, вторые входы элементов И второй группы соединены с выходами блока управленим, выходы элементов И второй группы являются импульсными выходами процессора, группа вхо:дов дешифраторв адреса соединена с группой выходов поля адреса регистра команд, группа выходов которого.соединена с первой группой входов второго селектора-мультиплексора, группа выходов поля кода операции регистра команд соединена с второй группой входов блока управления группа выходов поля дополниl с 40 тельного адреса регистра команд соединена с группой входов дешифратора дополнительного адреса, в управляющий вход дешифратора дополнительного адреса подключен к соответствующему выходу блока управления, первая группа информа45 ционных входов процессора подключена к третьей группе входов первого селектора-мультиплексора, третья группа информационных входов процессора подклю58 12 чена к четвертой группе входов первого селектора-мультиплексора, группа управляющих входов первого селектора-мультиплексора ссединана с группой выходов дешифратора дополнительного адреса, управляющий вход дешифратора адреса подключен к ссответствуюшему выходу блока управления, управляющий вход промежуточного регистра подключен к соответствующему выходу блока управления, первые входы элементов И первой группы соединены с выходами дешифратора дополнительного адреса, вторые входы элементов И первой группы подключены к соответствующему выходу блока управления, выходы элементов И первой группы подключены к вторым входам первого и второго регистров операндов, выход второго регистра операндов подключен к второму входу арифметико-логического блока, к пятой группе входов первого селектора-мультиплексора и к второй группе входов второго селектора-мультиплексора, выход первого регистра операндов подключен к третьей группе входов второго селектора-мультиплексора, группа г выходов арифметико-логического блока подключена к первой группе входов первого и второго регистров операндов управляющий вход второго селектора-мультиплексора подключен к соответствующему выходу блока управления, группа выходов второго селектора-мультиплексора является .первой группой адресных выходов процессора, третья группа входов блока управления подключена к группе выходов дешифратора дополнительного адреса, I группа выходов блока адресации команд является второй группой адресных выходов процессора, группа выходов промежуточного регистра является группой информационных выходов процессора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Х 327476, кл. Я 067 7/38, 1972.

2. Авторское свидетельство СССР

% 439816, кл. G 067 15/00 (прототип) .

R9 1858

Pun. 5

ХоианЮ пересипт операнда/

Яюанба услодноьо перехода коиан0а цтрниройния по еических гиишме пканда преобразоЯзния информации

Рие, Я

Составитель Т. Ламзина

Текред О. Андрейко Корректор Н. Степ

Редактор Б. Гериен

Филиал ППП Патент, Г. Ужгород, ул. Проектная, 4

Заказ 6218/40 Тираж 780 Подписное

ЦНИИ ПИ Государственного комитета СССР по делам изобретений и открытий

11ЭОЭ5, Москва, Ж-35, Раушская наб., д. 4/5