Устройство защиты от ошибок телеграфной аппаратуры с решающей обратной связью

Устройство защиты от ошибок телеграфной аппаратуры с решающей обратной связью

Иллюстрации

Показать все

Реферат

 

Союз Севвтсних

Социалистических

Распубпик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 03.05.78 (21) 2610635/18-09 (5I) М. Кл. с присоединением заявки №вЂ”

Н 04 1 1/16

Государственный квинтет ссср пп делам изеаретений н открытий (23) Приоритет—

Опубликовано 15.10.79. Бюллетень № 38

Дата опубликования описания 25.10.79 (53) УДК 621.394..14 (088.8) (72) Авторы изобретения

В. И. Пирожков и А. Н. Хрустальков (71) Заявитель (54) УСТРОЙСТВО ЗАЩИТЫ ОТ ОШИБОК ТЕЛЕГРАФНОЙ

АППАРАТУРЫ С РЕШАЮЩЕЙ ОБРАТНОЙ СВЯЗЬЮ

Изобретение относится к технике связи и может использоваться в аппаратуре передачи данных.

Известно устройство защиты от ошибок телеграфной аппаратуры с решающей обратной связью, содержащее на входе последовательно соединенные динамический запоминающий блок и блок управления, один выход которого подключен к входу динамического запоминающего блока, а другой выходк входу кодера, датчик импульсов, счетчик 1О импульсов с исполнительным блоком, а также последовательно соединенные декодер и дешифратор команд (I j

Однако такое устройство имеет большое время вхождения в связь.

Цель изобретения — сокращение времени вхождения в связь.

Для этого в устройство защиты от ошибок телеграфной аппаратуры с решающей обратной связью, содержащее на входе последовательно соединенные динамический запоминающий блок и блок управления, один выход которого подключен к входу динамического запоминающего блока, а другой выход — к входу кодера, датчик импульсов, счетчик импульсов с исполнительным блоком, а также последовательно соединенные декодер и дешифратор команд, введены блок запрета, элемент. - задержки и дешифратор

«подтверждения», к его входу подключен один из выходов декодера; другой выход которого через элемент задержки подключен к запускающему входу датчика импульсов, выход этого датчика подключен к блокирующему входу динамического запоминающего блока непосредственно и через блок запрета к другому входу блока управления, третий выход которого подключен к запускающему входу счетчика импульсов с исполнительным блоком, а к третьему входу блока управления, объединенному с запрещающим входом блока запрета, подключен выход дешифратора команд, при этом выход дешифратора

«подтверждения» подключен к сбрасывающим входам датчика команд и счетчика импульсов с исполнительным блоком, причем сбрасывающий вход и один из выходов счетчика импульсов с исполнительным блоком объединены и подключены к входу блока запрета, а другой выход счетчика импульсов с исполнительным блоком подключен к вхо692104 ду исходного состояния дииамического запоминающего блока.

На чертеже дана структурная электрическая схема предложенного устройства.

Устройство содержит динамический запоминающий блок 1, блок 2 управления, кодер

3, датчик 4 импульсов, счетчик 5 импульсов с исполнительным блоком, дешифратор 6 команд, блок 7 запрета, элемент 8 задержки, дешифратор 9 «подтверждения» и декодер 10, Устройство работает следующим образом.

При организации нового направления связи (режим вхождения) на выходе декодера 10 присутствует сигнал «вхождения».

По окснчании вхождения (например, конец фазирования синхронных распределителей) через элемент 8 запускается датчик 4, выход - ные сигналы с которого запрещают считывание информации с динамического запоминающего блока 1, а через блок 7 запрета воздействуют на блок 2 управления таким образом, что последний формирует служебную комбинацию, которая через кодер 3 посылается в канал связи.

Одновременно с выхода блока 2 управления запускается счетчик 5. В качестве служебной комбинации можно применить любую, например разрешенную комбинацию циклического кода, отличную от информационных. Через декодер 10 при помощи дешифратора 6 принятая из канала связи команда воздействует на вход блока 2 таким зо образом, что с его выхода формируется комбинация «подтверждения», по структуре отличная от принятой. По окончании передачи команды «подтверждения» по обратному каналу она выделяется дешифратором 9, выходной сигнал последнего останавjs ливает счетчик 5 и датчик 4. Сигнал с выхода дешифратора 9 снимает показание счетчика 5, которое является числом, представляющим собой оптимальную емкость динамического запоминающего блока 1, и че- о рез исполнительйый блок счетчика 5 устанавливает емкость динамического запоминающего блока 1, равной показанию счетчика 5.

Аналогично определяется емкость динамического запоминающего блока 1 на противоположной станции. В случае совпадения во времени служебной команды и команды, принятой по обратному каналу, приоритет при помогци блока 7 отдается команде, приня- той по обратномуканалу, посколькузадерж- ка в последней может вызвать завышенные показания счетчика 5, а начало отсчета импульсов счетчика 5 производится выходным сигналом с третьего выхода блока 2. $s

Величина задержки элемента 8. выбирается из следующего условия: служебная команда, сформированная после фазирования со стороны обратного канала, должна передаваться по прямому каналу, когда синхронные распределители фазируются в обоих направлениях.

Если при определении емкости динамического запоминающего блока 1 в канале связи искажается служебная команда или команда «подтверждения», то счетчик 5, настроенный на максимально возможную длительность задержки сигнала «подтверждения», по истечении этого времени со второго выхода выдает сигнал на сброс счетчика 5 и сигнал на повторное формирование служебной комбинации через блок 7 на блок 2. Процесс определения емкости динамического запоминающего блока 1 повторяется.

Предлагаемое устройство позволяет автоматически определять емкость динамического запоминающего блока и тем самым полностью автоматизировать процесс вхождения в связь в коммутируемой сети.

Формула изобретения

Устройство защиты от ошибок телеграфной аппаратуры с решающей обратной связью, содержащее на входе последовательно соединенные динамический запоминающий блок и блок управления, один выход которого подключен к входу динамического запоминающего блока, а другой выход — к входу кодера, датчик импульсов, счетчик импульсов с исполнительным блоком, а также последовательно соединенные декодер и дешифратор команд, отличающееся тем, что, с целью сокращения времени вхождения в связь, введены блок запрета, элемент задержки и д=шифратор «подтверждения», к его входу подключен один из выходов декодера, другой выход которого через элемент задержки подключен к запускающему входу датчика импульсов, выход этого датчика подключен к блокирующему входу динамического запоминающего блока непосредственно и через блок запрета к другому входу блока управления, третий выход которого подключен к запускающему входу счетчика импульсов с исполнительным блоком, а к третьему входу блока управления, объединенному с запрещающим входом блока запрета, подключен выход дешифратора команд, при этом выход дешифратора «подтверждения» подключен к сбрасывающим входам датчика команд и счетчика импульсов с исполнительным блоком, причем сбрасывающий вход и один из выходов счетчика импульсов с исполнительным блоком объединены и подключены к входу блока запрета, а другой

692!04

Составитель Т. Маркина

Редактор Т. Янова Техред О. Луговая Корректор Н. Задерновская

Заказ 6242/53 Тираж 775 Подписное

ЦН И И ПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )К вЂ” 35, Раушская наб., д. 4/5

Филиал П П П «Патент», г. Ужгород, ул. Проектная, 4 выход счетчика импульсов с исполнительным блоком подключен к входу исходного состояния динамического запоминающего блока.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 568179, кл. Н 04 L 1/16 1975 (прототип).