Последовательный сумматор

Последовательный сумматор

Иллюстрации

Показать все

Реферат

 

э СОнЭ.- ц

ТЕК.,„ бион ио1еиэ, Союз Советскик

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (и 696452 (61) Дополнительное к авт. свир-ву (22) Заявлено 17.08.77 (213 25172 94g1824 с присоединением заявки М (23) Приоритет

Опубликовано 05. 11.79. Бюллетень М 41

Дата опубликования онисаиия09.11.79 (51)М. Кд.

5 06 F 7/50 г

Ваударспинай квинтет

CCCP ао аалаи нзабуетеннй и втнрмткй (5З) УЛК681.З25. .5 (088.8) (72) Авторы изобретения

А. П. Стахов, А. В. Оводенко и В. А. Лужепкнй (7!) Заявитель Таганрогский радиотехнический институт им. В. Д, Калмыкова (54) ПОСЛЕДОВАТЕЛЬНЫИ СУММАТОР

Изобретение относится к области вычислительной техники и предназначено для, суммирования многоразрядных двоичных последовательных кодов.

Известны последовательные суммато5 ры многоразрядных двоичных кодов, содержап из регистры,одноразрядный сумматор и элемент задержки jl).

Из известных последовательных сумматоров наиболее близким по технической сущности к предложенному является последовательный сумматор, содержапий одноразрядный сумматор и элемент задержки, выход. которого соединен с одним из входов одноразрядного сумматора, а два дру15 гих входа одноразрядного сумматора явля-ются входами слагаемых последовательного сумматора (2).

Однако в известных последовательных сумматорах невозможно суммировать многоразрядные последовательные 1-коды

Фибоначчи и "золотые l-коды.

Цель изобретения - расширение функциональных воэможностей заключающее-ся в выполнении дополнительных операций сложения чисел в 1-коде Фибонвччи и в золотом l-коде.

Цель достигается тем, что в последовательный сумматор, содержвщ ий одноразУ рядный сумматор и элемент задержки,введены блок инвертирования и блок формиpoaaaas дополнительных сигналов суммы и переноса, первый вход которого соединен с выходом суммы одноразрядного сумматора, выход переноса которого соединен со вторым входом блока формирования дополнительных сигналов суммы и перейоса, третий вход блока формирования дополнительных сигналов суммы и переноса соединен с первым выходом блока инвер» тирования, второй выход которого является выходом суммы последовательного сумматора. Первый, второй и. третий выходы блока формирования дополнительных сигналов суммы и переноса соединены соответственно с первым, вторым и третьим входами блока инвертирования. Четвертый выход блока формирования дополнительных

696452 ся первым выходом блока инвертирования.

Выход первого элемента ИЛИ соединен с третьим .входом второго элемента И и первым входом третьего элемента И, второй вход которого соединен с выходом первого элемента НЕ. Выход третьего элемента И соединен со входом второго элемента задержки, выход которого соединен со вторым входом второго элемента

ИЛИ. Выход второго элемента ИЛИ соединен со входом второго элемента HE и первым входом третьего элемента ИЛИ, выход которого является вторым выходом блока инвертирования. Выход второго элемента НЕ соединен с четвертым входом второго элемента И, выход которого соединен со входом третьего элемента HE u вторым входом третьего элемента ИЛИ.

Выход третьего алемента HE "соединен со вторым входом первого элемента И ц третьим входом третьего элемента И.

В Фибоначчиевой" 1-системе счисленця любое натуральное число N представляется в виде многочлена

К=<1„ f)(H}+cl Q (g-4) ...+с у (),(1)

0 при i<0 где Ч „(1) = 1 при 1=0;

91(1-1}+ 1(1-2} прц 1 70;, (2)

a = 0 1.

В золотой 1-системе счисления чцс- . ла представляется следукипим образом

Н 4 И-1 (о 1 и и-1 о .где d, - основание системы счисления, являкицевся действительным zopнвм уравнения, Х - Х-3=--O.

Так как для с(, выполняетсм равенство

4 (. =(." "+ а

7 аналогичное равенству (2), то все, что будет сказано о фибоначчиевой .1-системе счислении будет справедливо ц для, золотой 1-системы сч ислен йя. Представление (1) называется минимальной формой представленця при налцчиц не менее одного нуля после каждой единицы.

Сложение двух одноименных разрядов в двоичной фибоначчиевой системе. счисления выполняется согласно следующим правилам 0 + 0 = 0; 0 + 1 = 1; 1 + 0 =

= 1; 1 + 1 = 1 0 0 1, что вытекает из рекуррентного соотношения (2)

p(i }+4 () =Ì(1)+×(1-1)+ (1-2) =

=P (1+ 4) + Р(1-2). сцгналов суммы и переноса соединен со входом элемента задержки. Четвертый вход блока формирования дополнительных сигналов суммы и переноса соединен с четвертым входом блока инвертирования и является управлякицим входом цоследовательного сумматора.

Поставленная пель достигается также ..тем, что блок формирования дополнительных сцгналов суммы и переноса содержит 1О трц элемента И, два алемента ИЛИ, два элемента HE ц элемент задержки. Первый вход блока является первым входом перsod элемента ИЛИ. Первый вход первого элемента И соединен с первыми вхо- 15 дами второго и третьего элементов И и является вторым входом блока. Второй вход первого элемента И соединен со входом первого алемента НЕ ц является третьим входом блока. Третий вход первого эле- 29 мента И соедцнен со входом второго элемента НЕ и оо вторым входом третьего элемента И и является четвертым входом блока. Выход первого элемента НЕ соединен со вторым- входом второго элемента

И и третьим входом третьего элемента И.

Выход второго элемента. HE соединен с третьим входом второго элемента И, выход которого соединен с первым входом второго элемента ИЛИ. Выход первого элемента ИЛИ является первым выходом блока, Выход третьего алвмвнта И соединен со входом элемента задержки и явля- ется вторым выходом блока. Выход первого элемента И совдцнен со вторым входом З5. первого элемента ИЛИ и является третьим выходом блока, выход элемента задержки соедцнен со вторьпч входом второго алемента ИЛИ, выход которого является чет вертьм выходом блока.

Кроме того, поставленная пель достигается тем, что блок цнвертцрованця содер жит три элемента И, три элемента ИЛИ, три элемента НЕ ц два элемента задерж ки. Первый вход первого логического sae45 мент@ И соединен с первым входом второго элемента.И и является первым входом блока инвертирования, вторым входом которого является первый вход первого элемента ИЛИ. Первый вход второго элемен50 та ИЛИ соединен со входом первого элемента НЕ и является третьим входом блока инвертировании, четвертый вход которого является вторым входом второго элемента И. Выход первого алемента И сое55 дцнен со вкодом первого элемента задержки, выход которого соедцнен со вторым входом первого элемента ИЛИ ц являет696452

Если в 1-х- разрядах минимальных форм представления слагаемых имеются единицы, то из свойства минимальной формы следует, что суммы (1+1) - Х и (1 - 1) -. Х разрядов будут нулевые И, следовательно, единица переноса из p o в (1 +1) разряд может быть помещена в (1+1)-й разряд суммы, а перенос иэ

1-го в (i--2)-й разряд надо запомнить.

Сложение двух многоразрядных чисел начинается со старших разрядов и вынолняется поразрядно последовательно во времени. Сложение со старших разрядов начинается в силу того, что перенос из 1-го разряда в (1-2)-й может вызвать пере15 нос из (1-2)-го разряда в (1-4)-й и т.д., т.е, распространение переносов идет в сторону младших разрядов. Перенос из

1-го разряда в (1+1) разряд носит ло кельный характер, что вытекает иэ свой20 ства минимальной формы представления кодов слагаемых. Процесс суммирования распадается на ряд операций. Каждая 4 -я операция заключается в сложении двух

25 разрядов слагаемых и переноса из (j- 2)го старшего разряда с учетом значения суммы, полученной при выполнении предыдущей операции. При сложении двух чисел

А = 1 0 0 1 0 и В = 1 0 0 1 0 в первом так30 те складываются пятые разряды, при этом сумма этих разрядов равняется нулю. Перенос вперед помещается в шестой разряд результата, а перенос назад запоминается на два такта. На втором такте

35 складываются четвертые разряды, обраэукщие сумму и перенос, равные нулю. В третьем такте складываются третьи разряды вместе с переносом, запомненным после сложения пятых разрядов. При этом 40 сумма равняется единице, а перенос не возникает. Сложение цифр второго разряда в четвертом такте порождает перенос и нулевую сумму. При атом перенос вперед должен быть помещен в третий раз- --45 ряд результата, в который уще помещена единица, пол ученная на предыдущем, тре тьем такте, т.е. возникает необходимость совместной обработки цифр результата, полученных при суммировании на предыдущем и данном тактах. Результат суммирования в подобном случае может быть представлен в earre

У(1м)+%1)+чй) ч(1+ю+ч<1), что вытекает из рекуррентного соотношения (2). Следовательно, в четвертом такте образуется единичная сумма в четвертом и во втором разрядах результата, а в третьем — нулевая сумма. В пятом так же сумма будет равна нулю. Таким образом, сумма А + В = 1 0 1 0 1 О.

На чертеже изображена функциональная схема последовательного сумматора.

Сумматор содержит входы слагаемых

1 и 2 последовательного сумматора, одноразрядный сумматор 3, элемент задержки 4, блок формирования дополнительных сигналов суммы и переноса 5, блок инвертирования 6, в котором происходит запоминание сигналов .суммы и переноса с целью замены двух рядом стоящих единиц в коде результата одной единицей согласно выражения (2) путем инвертирования этих разрядов, управляющий вход 7 последовательного сумматора и выход суммы 8 последовательного сумматора. Блок формирования дополнительных сигналов суммы и переноса, 5, содержит элемент И

9, на выходе которого формируется сигнал переноса в (i+ 2)-й разряд, элемент И

10, элемент И 11, который совместно с элементом задержки 12 и элементом ИЛИ

13 формирует сигнал переноса в (1 — 2)-й разряд, элемент ИЛИ 14, на выходе которого формируется сигнал суммы 1 -ro разряда, элементы HE 15 и 1 б. Блок инвертирования 6 содержит элементы И 1719, элементы задержки 20 и 21, элементы ИЛИ 22-24,элементы НЕ 25, 26, 27.

Элементы задержки 20 и 21 осуществляют задержку сигналов поступающих на их вход на один такт работы последовательного сумматора. Элемент И 19 и элементы НЕ 25 и 26 выполняют функцию инвертирования, запрецая прохождение сигналов через элементы И 17 и 18 и посылая единичный сигнал на вход элемента

ИЛИ 24. Для выполнения операции сложения чисел в 1-коде Фибоначчи необходимо подать единичный сигнал на управляющий вход 7 последовательного сумматора. При этом в блоке 5 будет разрешено прохождение сигналов по цепям, формирующим дополнительно сигналы суммы и переноса.

Одновременно с этим будет разрешено инвертирование в блоке 6.

При сложении двух чисел, представленных .в 1-коде Фиббоначчи, А = 10010100 и В = 10100100 коды чисел А и В поступают на входы 1 и 2 последовательного сумматора, начиная со старшего разряда, На первом такте одноразрядным сумматором 3 формируется нулевой сигнал суммы и единичный сигнал переноса, кото52 8 го сумматора 3. При этом формируется единичный сигнал суммы, который посту- . пает через элементы ИЛИ 14 и И 17 на вход элемента задержки 20. Окончательный результат сложения будет получен через время, равное двум тактам работы, необходимое для того, чтобы единичный сигнал со входа элемента задержки 20 прошел на выход суммы 8 последовательного сумматора. Окончательный результат сложения будет следуюший А + В = 0 1

0 1 1 0 1 0 0 1. Для.сложения чисел в двоичной системе счисления необходимо подать нулевой сигнал на управляющи вход 7 последовательного сумматора, При этом запрешается инвертирование в блоке 16 и запрвшается формирование дополнительных сигналов суммы и переноса в блоке. 5. Сигнал переноса с выхода одноразрядного сумматора 3 на его вход будет поступать через цепочку элементов

И 10, ИИИ 13 и элемент задержки 14.

Конечный результат также будет сформирован с задержкой на два такта.

Введение новых блоков и связей позволяет расширить функциональные возможностИ последовательного сумматора и выполнять суммирование чисел, представленных в фибоначчиевой" и "золотой" системах счислення, обладакиних высокой ошибкообнаруживакнпей способностью. В данном последовательном сумматоре контроль правильности выполнения сложения может осушествляться путем проверки результата сложения, в котором три подряд идуших разряда не могут иметь единичные значения.

Формула изобретения

1, Последовательный сумматор, содержаший одноразрядный сумматор и элемент задержки, выход которого соединен с одним из входов одноразрядного сумматора

-два других входе чщноразрядного сумматора являются входами слагаемых последовательного сумматора, о т л и ч а ю—

-ш и и с я тем, что, с целью расширения функпиональных возможностей заключакыпегося в выполнении дополнительных операпий сложения чисел в 1 коде Фибоначчи и в золотом l-коде, введены блок инвертирования и блок формирования дополнительных сигналов суммы и переноса, первый вход которого соединен с выходом суммы одноразрядного сумматора, выход переноса которого соединен со вторым

7 6964 рый пройдя через пеночку элементов И 11, 22 и ИЛИ 18 наступит на вход элемента задержки 21. Кроме того, единичный сигнал переноса поступит на вход элементе задержки 12. Сложение цифр седьмых раз- 5 рядов на втором такте работы приводит к формированию нулевых снгналов суммы и переноса. Но на этом танте единичный сигнал в выходах элемента задержки 21 через элементы ИЛИ 23 и 24 поступит на выход еуммы 8 последовательного сумматора. На третьем такте при сложении

Пифр шестого разряда с переносом, возникшим на первом такте н прошедшим через элементы задержки 12 и 4, формируется единичный сигнал переноса в (4+1)-й разряд и в (j -2)-й разряд, так же как это делалось на первом такте. На четвертом такте единичный сигнал суммы поступает на вход элемента задержки 20, пройдя элементы ИЛИ 14 и И 17. Еднничный сигнал с выхода элемента задержки 21 поступает на выход суммы 8 через элементы ИЛИ 23 и 24. На пятом такте

25 едининый сигнал переноса, сформированный на третьем такте, пройдя через элементы задержки 12 и 4, приводит к образованию единичного сигнала суммы. Этот сигнал через элемент ИЛИ 14 поступит зо на первый вход элемента И 19, на второй вход которого поступает единичный управляющий сигнал, на третий — единич ный сигнал с выхода элемента задержки

20, прошедший через элемент ИЛИ 22, на четвертый - единичный сигнал с выхо35,. да элемента HE 26. Единичный сигнал с выхода элемента И 19 поступает через элемент ИЛИ 24 на выход суммы 8, а через элемент НЕ 25 - на входы элемен40 тов И 17 и 18 и запрещает прохождение единичных сигналов на входы элементов задержки 20 и 21. На шестом такте одноразрядный сумматор 3 формирует нулевой сигнал суммы и единичный сигнал

45 переноса, который,. йройдя цепочку элементов И 11, ИЛИ 22 и И 18,-поступает на вход элемента задержки 23;, а единичный снгнал с выхода элемента И 11 поступает на вход элемента задержкн. На седьмом такте единичный сигнал с выхода элемента задержки 12 через элемент ИЛИ

13 поступает на вход элемента задержки

4, Единичный сигнал с выхода элемента задержки 21 через элементы ИЛИ 23 и

24 поступает на выход суммы 8 последовательного сумматора. На восьмом такте единичный сигнал с выхода элемента задержки 4 поступает на вход одноразрядно696452

Составитель В. Березкин

Редактор А. Виноградов Техред М. Келемеш Корректор H. Горват

Заказ 6768/4S Тираж 780 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., a. 4/5

Филиал ППП "Патент, г. Ужгород,. ул. Проектная, 4