Устройство для вычисления функций

Устройство для вычисления функций

Иллюстрации

Показать все

Реферат

 

ОП И

ИЗОБР

Н АВТОРСКО (61) Дополнительн (22) Заявлено 10.08

Союз Советских

Социалистических

Республик нщ696472 (51) М. Кл.

G 06 F 15/32 с присоединением (23) Приоритет.

Опубликовано

Дата опублик

Государственный комитет

СССР но делам изобретений и открытий (53) УД((681. 325.5 (038. 8) (72) Авторы изобретения

В.М. г рдер и 10.Ф. Мухопад (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВНЧИСЛЕНИЯ ФУНКЦИЙ

20

Изобретение относится к вычислительной технике и предназначено для использования в информационно-измерительных системах, дискретных преобразователях координат, в системах, связанных с функциональными преобразователями дискретной информации.

Известно устройство, содержащее блок постоянной памяти, последовательный сумматор, блоки умножения и управления (1) . Это устройство предназначено для вычисления функций„ которые могут быть аппроксимированы в соответствии с одним определенным выражением.

Известно также устройство, содержащее регистр аргумента, элементы И, регистр адреса, адресный коммутатор, блок памяти, дешифратор и шифратор (2). Устройство предназначено для функционального преобразования и требует значительных затрат оборудования.

Наиболее близким по технической сущности к предложенному изобретению является устройство, содержащее блок памяти, регистр, информационные входы которого соединены с информационными входами устройства, выхрды регистра через первую группу элементов И соединены со входами блока адресации, а через вторую группу элементов И подключены к выходам устройства, выходы блока адресации подключены ко входам первого коммутатора, управляющие входы элементов

И первой и второй группы, первого коммутатора и регистра соединены с выходом блока управления (3), Недостатком известного устройства является то, что при увеличении точности воспроизведения функции, определяемой числом разрядов в кодах, наличие четырехразрядного сумматора в данном устройстве снижает быстродействие, надежность и усложняет блок управления.

Цель изобретения — сокращение оборудования и повышение быстродействия и надежности.

Поставленная цель достигается тем, что устройство содержит группу элементов ИЛИ, распределительный блок и дополнительныв коммутаторы, входы которых соединены с выходами блока адресации, управляющие входы — подключены к выходу блока управления, выходы пврвого и дополнительных коммутаторов соединены соответственно со входами блока памяти и через груп696472 пу элементов ИЛИ подключены к управляющим входам распределительного блока, выходы. блока памяти через распределительный блок подключены к счетным входам регистра.

Это позволяет при выполнении вы5 числений сократить время на запись слагаемых в прямом коде, на преобразование прямого кода в обратный, на сложение по группам. Наличие связи блока памяти и регистра позволяет преобразовать код на одном регистре, что сокращает затраты оборудования.

Причем исключение сложного устройства (накапливающего сумматора) помимо прямой экономии, существенно упрощает также функции и сложность блока управления. Кроме этого повышается помехозащищенность устройства за счет организации входного управляющего импульса распределительного блока.

Введенные коммутаторы позволяют 20 уменьшить потребление мощности, так как в определенный момент времени будут включаться разрядные схемы только одного из коммутаторов. Объем блока памяти в устройстве меньше, 25 чем в известном устройстве °

Схема устройства представлена на чертеже, где изображены регистр 1, группа элементов И 2, блок адресации

3, коммутаторы 4, группа элементов 0

ИЛИ 5, блок памяти 6, распределительный блок 7,информационные входы 8 устройства, блок Управления 9, группа элементов И 10, выход 11 устройства.

Особенность алгоритма работы уст- 35 ройства заключается в том, что, используя способ ступенчатой аппроксимации функции, где величина ступени определяется допустимой величиной погрешности воспроизведения функций, 40 значение функции определяется сложением по модулю 2 нескольких групп с определенным числом разрядов в каж.дой, На эти группы разбивается входная кодовая последовательность аргумента и контакт поправок к ним, при- 45 чем хранимая константа является суммой по модугао 2 кода аргумента и соответствующего значения табулируемой функции.

Устройство работает следующим образом.

Регистр 1 устанавливается в нулевое состояние по импульсу блока управления 9. Следующим импульсом в регистр 1 по информационным входам запи- 55 сывается двоичный код аргумента. Импульсом считывания код аргумента с выходов группы элементов И 2 поступает на вход блока 3, выходной импульс которого появляется на соответствующих входах коммутаторов 4. После поступления на управляющие входы одного из коммутаторов 4 очередного импульса с блока управления 9 входной импульс этого коммутатора возбуждает вход блока памяти 6, а также через элемент ИЛИ 5 поступает на соответствующий вход распределительного блока 7,. который распределяет запись констант блока памяти 6 по счетным входам соответствующих разрядов регистра 1, По обратной связи с выхода блока памяти 6 на вход регистра 1 через распределительный блок

7 происходит перезапись кода аргумента в код функции под действием единиц констант, поступающих с блока памяти, т.е. происходит суммирование по модулю 2 входной кодовой последовательности аргумента, записанной в регистре .1, и констант. Считывание значения функции происходит под действием импульса управления, поступающего на управляющие входы элементов И 10.

Формула изобретения

Устройство для вычисления функций, содержащее блок памяти, регистр, информационные входы которого соединены с информационными входами устройства, выходы регистра через первую группу элементов И соединены со входами блока адресации, а через вторую группу элементов И подключены к выходам устройства, выходы блока адресации подключены ко входам первого коммутатора, управляющие входы элементов И первой и второй группы, первого коммутатора и регистра соединены с выходом блока управления, о тл и ч а ю.щ е е с я тем, что, с целью сокращения оборудования и повышения быстродействия, оно содержит группу элементов ИЛИ, распределительный блок и дополнительные коммутаторы, входы которых соединены с выходами блока адресации, управляющие входы — подключены к выходу блока управления, выходы первого и дополнительных коммутаторов соединены соответственно со входами блока памяти и через группу элементов ИЛИ подключены к управляющим входам распределительного блока, выходы блока памяти через распределительный блок подключены к счетным входам регистра.

Источники информации, принятые во внимание при экспертизе

1, Патент CIIIA М 3962573, кл. 235-156, кл. G 06 F 7/38, 1975.

2. Авторское свидетельство СССР

Р 517023, кл. G 06 F 15/34, 1974.

3. Авторское свидетельство СССР

Р 579622, кл. G 06 F 15/32, 1976 (прототип).

696472

Редактор Д. З бов

Составитель A. геренов

Техред 3 .фанта Хощектор В. Бутяга

Заказ 7088/3 Тираж 780 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва Ж-35 Ра шская наб.4 д. 4 5

Филиал ППП Патент, r. Ужгород, ул. Проектная,4