Запоминающее устройство с самоконтролем

Запоминающее устройство с самоконтролем

Иллюстрации

Показать все

Реферат

 

ОЙКСАНЫЕ

ИЗОБРЕТЕННАЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 1608.77 (21) 2517208/18-24 с присоединением заявки Ио— (23) ПриоритетОпубликовано 05.11.79. бюллетень ¹41

Дата опубликования описания 081 1.79

Союз Советских

Социалистических

Республик

<1»696545 (1)Щ. Кл.г

G 11 С 29/00

Государственный комитет

СССР по делам изобретений н открытий (53) УДК б81.32 .Ь (088.8) (72) Авторы изобретения

В.Е. Хавкин и Е.И. Жуков (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВС С САМОКОНТРОЛЕМ

Изобретение относится к области запоминающих устройств.

Известно запоминающее устройство с самоконтролем, в котором контроль функционирования устройства осуществляется путем образования свертки и сравнения ее с информацией в контрольном разряде (1).

Однако, это устройство имеет невысокую скорость работы.

Наиболее близким по технической сущности к предложенному является запоминающее устройство с самоконтролем, содержащее блоки памяти, выходы которых подключены к первым вводам соответствующих блоков контроля, блок формирования сигнала отказа, выходные и управляющую шины (2j.

Однако это устройство теряет быстродействие при контроле исправности и локализации неисправности узлов устройства, основанного также на образовании свертки °

Цель изобретения — повышение быст- 25 родвйствия устройства.

Это достигается тем, что устройство содержит блок задержки строба считывания и блоки поразрядного сравнения, входы которых подключены соответственно к выходам блоков памяги, блоков контроля и блока задержки строба считывания, а выходы — к выходным шинам и одним из входов блока формирования сигнала отказа, другие входы которого соединены с выходами блоков контроля. Выходы блока формирования .сигнала отказа подключены соответственно ко вторым входам блоков контроля и одному из входов блока задержки строба считывания, другой вход которого соединен с управляющей шиной.

Íà ÷åðòå..«е изображена блок-схема предложенного устройства.

Устройство содержит блоки памяти 1, блоки .поразрядного сравнения

2, блок формирования сигнала отказа 3, блоки контроля 4, блок задержки строба считывания 5, входные шины б, управляющую шину 7, выходные шины 8. Выходы блоков 1 подключены к первым входам соответствующих блоков 4. Входы блоков 2 подключены соответственно к выходам блоков 1, 4 и 5, а выходы — к шинам 8 и одним иэ входов блока 3, другие входы которого соединены с выходами блоков 4, Выходы блока 3 подключены соответственно ко вторым входам блоков 4 и одному иэ входов блока 5, другой

696545 вход которого соединен с шиной 7, служащей для подачи строба считыва ния. устройство работает следующим образом.

На входы двух блОков памяти 1 ПО- 5 ступают сигналы кода адресов, числа, команд и запроса от арифметического устройства (на чертеже не показано), в том числе сформированный в арифметическом устройстве код контрольного разряда. В случае исправной работы обоих блоков 1 на выходе каждого блока поразрядного сравнения 2 устанавливается сигнал логическая 1, и считанная с каждого разряда обоих блоков 1 информация поступает одновременно.через блоки поразрядного сравнения 2 на вход арифметического уст- . ройства. В случае же неисправности одного иэ блоков 1 произойдет несовпадение информации хотя бы в одном иэ разрядов, и сигнал несовпадения с одного или нескольких блоков 2 поступит на вход блока 3, который вырабатывает сигнал запуска блоков контроля 4, на входы которых также подана информация, считанная иэ соответст вующих блоков 1. По окончании операции свертки ее результат сравнивается с кодом, записанным в контрольном разряде блока 1. На выходе блока 30. контроля 4 в случае несовпадения результата операции свертки с контрольным кодом установится сигнал неисправности блока 1. Этот сигнал поступает на блок индикации отказа (на З5 чертеже не показан) на пульте оператора, на входы блоков поразрядного сравнения 2 и блока 3. При этом происходит блокирование схем пораэрядного сравнения во всех блоках 2, бло- ф) кирование выходов неисправного блока

1 и сброс в исходное состояние блока 3. В результате на выходе каждого блока 2 устанавливается информация, соответствующая считанной .только иэ исправного блока, и отключаются блоки поразрядного сравнения 2. Информация с выходов блоков 2 подается на ,шины 8. Для исключения воэможности считывания неправильной информации в момент выполнения операции свертки предусматривается блок задержки строба считывания 5, который обеспечивает задержку формирования строба на время выполнения операции свертки по команде от блока 3. В случае возник" новвния неисправности блока 1 возможны следующие варианты дальнейшего использования устройства:

a) ремонт, возвращающий устройство в исходное состояние (в этом случае 60 из устройства могут быть исключены блок 5, а также схемы блокирования выходов неисправного блока и схемы блокирования поразрядного сравнения в блоках 2); 65 б) дальнейшая работа с контролей в каждом такте с соответствующим снижением быстродействия (для этого варианта не требуются цепи, обеспечивающие блокирование блоков 2, но необходимо ввести сброс блоков 4 в каждом такте, например, от последующего запроса); в) дальнейшая работа, в течении некоторого времени, например, до окончания решения задачи, с максимальным быстродействием, Но бвэ кон роля оставшегося исправного блока 1 модуля (в этом случае используются все блоки, но исключается сброс блоков 4). флок поразрядного сравнения строится на относительно простых элементах, содержащих 6-7 вентилей, поэтому может быть реализован в виде одной микросхвмы. В эту же микросхему могут быть включены также блок 5 и шины 6 и 7. При этом количество выводов микросхемы не. превысит 48 для органиэации контроля запоминающего устройства с длиной слова в один байт. Таким образом, предложенное устройство позволяет обеспечить контроль, локализацию неисправности и отключение отказавшего блока памяти ценой сравнительно небольших затрат оборудования (от единиц до долей процента от общего количества образования системы памяти в зависимости от информационной емкости устройства) при практически полном отсутствии потери быстродействия.

Формула изобретения

Запоминающее устройство с самоконтролем, содержащее блоки памяти, выходы которых подключены к первым входам соответствующих блоков контроля, блок формирования сигнала отказа, выходные и управляющую шийы. о т л и ч а ю щ в е с я тем, что, с целью повыаения быстродействия устройства, оно. содержит блок задержки строба считывания и блоки поразрядного сравнения, входы которых подключечы соответственно к выходам блоков памяти, блоков контроля и блока задержки строба считывания, а выходы — к выходным шинам и одним иэ входов блока формирования сигнала отказа, другие входы которого соединены с выходами блоков контроля, выходы блока формирования сигнала отказа подключены соответственно ко вторым входам блоков контроля и одному иэ входов блока задержки строба счнты696545

Составитель В. Рудаков

Редактор A. Виноградов Техред Л. Алферова Корректор Е. Папп

Тираж 681 Подписное

ЦНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Зак аэ 6776/5 3

Филиал ППП Патент, г. Ужгород, ул. Пооектная, 4 вания, другой вход которого соединен с управляющей шиной °

Источники информации, принятые во внимание при экспертиэе .

1. Путинцев Н.Д. Аппаратный контроль управляющих цифровых вычислительных машин.М., Советское радио, 1966, с. 95.

2. Велецкий В.В. Теория и практические методы реэервирования радиоэлектронной аппаратуры,М., Энер5 гия, 1977, с.,147. (прототип) °